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龙图腾网获悉山东浪潮科学研究院有限公司申请的专利LDPC编码器的异构实现方法、系统、设备及存储介质获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119865189B 。

龙图腾网通过国家知识产权局官网在2025-07-08发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202510337650.3，技术领域涉及：H03M13/11；该发明授权LDPC编码器的异构实现方法、系统、设备及存储介质是由别智恒;魏朝飞;赵鑫鑫;姜凯;许桂龙设计研发完成，并于2025-03-21向国家知识产权局提交的专利申请。

本LDPC编码器的异构实现方法、系统、设备及存储介质在说明书摘要公布了：本发明涉及通信编码技术领域，特别涉及一种LDPC编码器的异构实现方法、系统、设备及存储介质。该LDPC编码器的异构实现方法，中央处理器CPU接收并存储信息比特、码长、码率以及基矩阵选择索引表和位列表，获得校验矩阵及参数，存入并行计算芯片的全局内存；并行计算芯片转换为并行形式后存入共享内存，进行并行编码计算，得到校验比特信息；将校验比特信息送回中央处理器CPU中，与信息比特组成最终的编码信息。该LDPC编码器的异构实现方法、系统、设备及存储介质，利用CPU开发灵活的特点，以及并行计算芯片的并行计算能力，将校验位计算过程并行化，进一步加速了编码过程，大大提高了编码器的吞吐率。

本发明授权LDPC编码器的异构实现方法、系统、设备及存储介质在权利要求书中公布了：1.一种LDPC编码器的异构实现方法，其特征在于：包括以下步骤： 步骤S1、中央处理器CPU接收并存储信息比特、码长k、码率R以及5G低密度奇偶校验码LDPC标准规定的基矩阵选择索引表和位列表； 步骤S2、在中央处理器CPU中通过利用步骤S1中接收的信息获得校验矩阵及所需的参数数据； 在中央处理器CPU中进行校验矩阵计算，根据码长k和码率R的变换实时调整获取的校验矩阵及对应参数，实现过程如下： 步骤S2.1、确定基矩阵及其信息比特的列数； 依据输入的码长k、码率R，以及5G低密度奇偶校验码LDPC标准所规定的基矩阵选择索引表和位列表，确定与之对应的基矩阵，同时明确该矩阵中信息比特的列数L； 步骤S2.2、计算扩展因子Z； 计算低密度奇偶校验码LDPC的扩展因子Z，计算公式如下： 结合计算结果，从输入的5G低密度奇偶校验码LDPC标准规定的扩展因子索引列表中自定义选取扩展因子Z的值； 步骤S2.3、确定基矩阵的行数m和列数n； 基矩阵的列数n的计算公式如下： 其中，表示基矩阵中信息比特的列数L除以码率R的商值向上取整数； 基矩阵的行数m的计算公式如下： m＝n-L 步骤S2.4、获取循环移位矩阵A； 根据扩展因子Z的值，并结合5G低密度奇偶校验码LDPC标准规定的循环移位矩阵列表，获得一个m行L列的循环移位矩阵A； 步骤S2.5、求校验矩阵H； 按照扩展因子Z，5G低密度奇偶校验码LDPC标准所规定的基矩阵B区域的循环移位矩阵列表确定，获得循环移位矩阵B，然后将循环移位矩阵A与循环移位矩阵B水平拼接，以[AB]的形式得到校验矩阵H； 步骤S3、中央处理器CPU将校验矩阵和信息比特以及所需的参数数据传输到并行计算芯片的全局内存中； 步骤S4、从并行计算芯片的全局内存中读取对应的串行信息比特数据，并将其按照相关参数转换为并行形式，存储在共享内存中； 通过共享内存的使用减少对全局内存的访问次数，进而提高数据的访问效率； 步骤S5、在并行计算芯片中进行并行编码计算，得到校验比特信息；通过并行计算芯片的并行计算能力，将校验位计算过程并行化，提高编码器的吞吐率； 并行计算芯片中计算校验矩阵的过程如下： 步骤S5.1、在并行计算芯片中，校验矩阵H预先存储在并行计算芯片的全局内存中，每个线程负责处理一个校验位计算相关的部分操作，根据线程索引从校验矩阵H中获取对应的运算向量系数； 步骤S5.2、L路并行信息比特存储于并行计算芯片的共享内存中，获取到运算向量系数后，线程按照获取到的运算向量系数，对L路并行信息比特进行矩阵乘加运算操作； 步骤S5.3、通过异或运算得到校验比特[X1,X2,……,Xm-1,Xm]的值； 步骤S6、将校验比特信息送回中央处理器CPU中，与信息比特组成最终的编码信息； 在中央处理器CPU中生成最终编码信息的过程如下： 步骤S6.1、中央处理器CPU接收来自并行计算芯片中计算得到的校验比特[X1,X2,……,Xm-1,Xm]； 步骤S6.2、将接收到的校验比特与中央处理器CPU的内存空间中预先存储的信息比特[Data1,Data2,…,DataL-1,DataL]采用串行拼接的方式，将信息比特和校验比特依次连接起来，生成最终的编码信息[Data1,Data2,…,DataL-1,DataL,X1,X2,……,Xm-1,Xm]。

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