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龙图腾网获悉杭州电子科技大学申请的专利一种基于FPGA的多路数据低延迟DDR片外访存方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN116561054B 。

龙图腾网通过国家知识产权局官网在2025-08-01发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202310506445.6，技术领域涉及：G06F15/78；该发明授权一种基于FPGA的多路数据低延迟DDR片外访存方法是由黄继业;沈祖翔;刘鑫;董哲康;高明裕;杨宇翔设计研发完成，并于2023-05-06向国家知识产权局提交的专利申请。

本一种基于FPGA的多路数据低延迟DDR片外访存方法在说明书摘要公布了：本发明公开了一种基于FPGA的多路数据低延迟DDR片外访存方法，包括以下步骤：S1、写信号有效时根据地址片轮转调度方法选择写入地址和读出地址；S2、通过握手型异步FIFO对数据进行跨时钟域处理，拼接数据使得位宽符合DDR最大缓存标准；S3、通过写仲裁将各个通道数据写入地址调度选择的DDR地址空间；S4、读信号有效时更新读出地址为地址调度选择的读出地址；S5、通过读仲裁从地址调度选择的读出地址读出数据；S6、通过握手型异步FIFO对数据进行跨时钟域处理，并将缓存数据分解为符合数据接收端位宽的数据。该方法通过仲裁实现多路数据协同访存DDR，避免读写冲突导致的竞争，从而提高访存效率。

本发明授权一种基于FPGA的多路数据低延迟DDR片外访存方法在权利要求书中公布了：1.一种基于FPGA的多路数据低延迟DDR片外访存方法，其特征在于，包括如下步骤： S1、写信号有效时根据地址片轮转调度方法选择写入地址和读出地址； 所述S1包括如下子步骤： S1-1、通过两级寄存器结构保存数据源的写信号的状态，第一级寄存器保存当前状态，第二级寄存器保存前一状态，当两级寄存器保存的状态不同时，并且第一级寄存器保存的当前状态有效时，输出单周期写请求信号； S1-2、将写使能信号传输给FIFO； S1-3、每路数据设置多个地址片，通过地址片轮转调度方法选择写入数据的起始地址，读出地址选择上一轮写入数据的起始地址； 所述地址片轮转调度方法为：将DDR的地址空间分为多个通道的缓存空间，每个通道的缓存空间分为多个缓存区,编号1,2,3…地址片，每个通道数据传输时分配不同的地址片，并按照预设规则轮流选择缓存区进行读写操作； 所述轮流选择缓存区进行读写操作的预设规则为：当分配的地址片写满或者完成一个写周期时，如果未完成数据写入，自动分配下一个地址片，此时读出地址为上一轮写入数据的地址片首地址，当分配到最后一个地址片后，下一个地址片从第一个地址片开始选择，保证地址片的缓存区只有一个线程可以进行读写操作； S2、通过FIFO对数据进行跨时钟域处理，拼接数据使得位宽符合DDR最大缓存标准； S3、通过写仲裁将各个通道数据写入地址调度选择的DDR地址空间； S4、读信号有效时更新读出地址为地址调度选择的读出地址； S5、通过读仲裁从地址调度选择的读出地址读出数据； S6、通过FIFO对数据进行跨时钟域处理，并将缓存数据分解为符合数据接收端位宽的数据。

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