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龙图腾网获悉成都华微电子科技股份有限公司申请的专利基于FPGA的DDR3物理层校准方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115292215B 。

龙图腾网通过国家知识产权局官网在2025-08-01发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202210193265.2，技术领域涉及：G06F13/16；该发明授权基于FPGA的DDR3物理层校准方法是由郭华伦;丛伟林;张平;段清华;张明铭;刘云博设计研发完成，并于2022-02-28向国家知识产权局提交的专利申请。

本基于FPGA的DDR3物理层校准方法在说明书摘要公布了：一种基于FPGA的DDR3物理层校准方法，涉及集成电路技术，本发明包括下述步骤：1恢复读采样时钟：从颗粒发出的DQS中提取与读DQS同频同相的读采样时钟和对其分频得到的二分频时钟；2确定从向颗粒发送读命令到收到数据的之间的时延周期；3校准走线延时差异；4对颗粒写入规律数；5读通道训练校准：从颗粒中读取步骤4写入的规律数，调整读采样时钟和DQ组内各bit的时延，使DQ数据的各bit位右对齐，且读采样时钟处于稳定区域的口中心。本发明技术应用广泛，校准精度高。

本发明授权基于FPGA的DDR3物理层校准方法在权利要求书中公布了：1.一种基于FPGA的DDR3物理层校准方法，其特征在于，包括下述步骤： 1恢复读采样时钟：从颗粒发出的DQS中提取与读DQS同频同相的读采样时钟和对其分频得到的二分频时钟； 2确定从向颗粒发送读命令到收到数据之间的时延周期； 3校准走线延时差异； 4对颗粒写入规律数，该步骤是在写数据通道没有进行校准的情况下进行的；其发送写命令到发送写数据之间的延迟由于FPGA器件以及DDR3颗粒之间的差异，以及命令通道与数据通道之间延迟差异，这里是没有进行校准的；而且写数据DQ与伴随时钟写DQS的相位关系也是没有进行校准的；在这样的前提下，利用预置发送写命令与发送写数据之间的延迟write_offeset_delay，多次给同一地址写入全1或者全0来规避这些未进行校准的差异；使得往DDR3颗粒固定地址内部写入了规律的用于读方向校准的数据； 5读通道训练校准：从颗粒中读取步骤4写入的规律数，调整读采样时钟和DQ组内各bit的时延，使DQ数据的各bit位右对齐，且读采样时钟处于稳定区域的中央位置； 6写通道校准：调整数据写入时钟和数据的位置，使时钟采样点处于写入窗口中心； 所述DQ为数据，所述DQS为数据时钟； 所述步骤6包括： 6.1向颗粒写入跳变特征数， 6.2读取颗粒数据，依据偏移量调节写入时延值，使写DQS处于DQ窗口中心。

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