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龙图腾网获悉安徽大学申请的专利用于CIS的高速Pipe-SAR-ADC电路及模块获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119483593B 。

龙图腾网通过国家知识产权局官网在2025-08-15发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202510065555.2，技术领域涉及：H03M1/08；该发明授权用于CIS的高速Pipe-SAR-ADC电路及模块是由赵强;江海滨;强斌;李鑫;李志刚;郝礼才;彭春雨;卢文娟;蔺智挺;吴秀龙设计研发完成，并于2025-01-16向国家知识产权局提交的专利申请。

本用于CIS的高速Pipe-SAR-ADC电路及模块在说明书摘要公布了：本发明涉及图像传感器设计技术领域，具体涉及用于CIS的高速Pipe‑SAR‑ADC电路及模块。本发明的电路首先通过CDS‑PGA部对输入信号进行采样保持、增益放大、引入固定偏移，得到差分信号；再通过第一级SAR‑ADC部对差分信号进行6bit量化，得到6位数值码及残差信号；接着通过MDAC部将残差信号进行放大，得到放大信号；然后通过第二级SAR‑ADC部对到放大信号进行7bit量化，得到7位数值码；最后通过冗余校准部依据6位数值码、7位数值码进行冗余校准得到最终的12位数字码。本发明不仅能够满足更高的输入信号范围、更高的信噪比，而且降低了噪声、消除了失调电压，能够实现高速、低噪声及高分辨率。

本发明授权用于CIS的高速Pipe-SAR-ADC电路及模块在权利要求书中公布了：1.一种用于CIS的高速Pipe-SAR-ADC电路，其特征在于，其包括： CDS-PGA部，其用于结合参考电压VREFP、VREFN对输入信号Vsignal进行采样保持、增益放大、引入固定偏移ΔV，得到差分信号VOP、VON；其中，ΔV=VREFP-VREFN； 其中，CDS-PGA部包括：上采样子部、下采样子部、增益放大子部； 上采样子部用于结合VREFP对曝光阶段的Vsignal进行采样，得到采样电压VUP；下采样子部用于结合VREFN对复位阶段的Vsignal进行采样，得到采样电压VDN；增益放大子部用于对VUP、VDN进行可调倍数的增益放大，得到VOP、VON； 其中，VDN-VUP=Vexp-Vreset+λΔV；式中，Vexp表示曝光阶段的Vsignal；Vreset表示复位阶段的Vsignal；λ表示偏移系数； 第一级SAR-ADC部，其用于结合VREFP、VREFN、共模电压VCM对VOP、VON进行6bit量化，得到6位数值码D112:7及残差信号CAP_UP、CAP_DN；其中，第一级SAR-ADC部包括：1个CDAC电路部CDAC1、1个比较器Comp1、1个SAR逻辑部SAR-logic1；CDAC1用于：在SAR-logic1控制下结合VREFP、VREFN、VCM对VOP进行处理以得到CAP_UP，在SAR-logic1控制下结合VREFP、VREFN、VCM对VON进行处理以得到CAP_DN；Comp1用于：在SAR-logic1控制下对CAP_UP、CAP_DN、VCM进行处理，得到比较信号VOUTP1、VOUTN1；SAR-logic1用于：依据VOUTP1、VOUTN1得到D12:7，并生成对CDAC1、Comp1的控制信号； MDAC部，其用于结合VCM对CAP_UP、CAP_DN进行放大，得到放大信号VIN2+、VIN2-；MDAC部包括：10个开关S901~S910、2个电容C31~C32，1个残差放大器OPA2； CAP_DN连接S901的第一端，S901的第二端连接OPA2的负输入端； VCM通过S903连接S901的第二端； CAP_UP通过S902的第一端，S902的第二端连接OPA2的正输入端； VCM通过S904连接S902的第二端； OPA2的正输出端用于输出VIN2-，负输出端用于输出VIN2+； OPA2的正输出端通过S905连接OPA2的负输入端； OPA2的正输出端通过S907连接C32的第一端、S909的第一端；VCM连接S909的第二端；C32的第二端连接OPA2的负输入端； OPA2的负输出端通过S906连接OPA2的正输入端； OPA2的负输出端通过S908连接C31的第一端、S910的第一端；VCM连接S910的第二端；C31的第二端连接OPA2的正输入端； 第二级SAR-ADC部，其用于结合参考电压VREFP1、VREFN1、VCM对VIN2+、VIN2-进行7bit量化，得到7位数值码D26:0；第二级SAR-ADC部包括：1个CDAC电路部CDAC2、1个比较器Comp2、1个SAR逻辑部SAR-logic2；CDAC2用于：在SAR-logic2控制下结合VREFP1、VREFN1、VCM对VIN2+进行处理以得到残差信号C_UP，在SAR-logic2控制下结合VREFP1、VREFN1、VCM对VIN2-进行处理以得到残差信号C_DN；Comp2用于：在SAR-logic2控制下对C_UP、C_DN进行处理，得到比较信号VOUTP2、VOUTN2；SAR-logic2用于：依据VOUTP2、VOUTN2得到D6:0，并生成对CDAC2、Comp2的控制信号； 以及 冗余校准部，其用于依据D112:7、D26:0进行冗余校准，得到最终的12位数字码D11:0； 其中，冗余校准部进行冗余校准的方法包括： 先将D112:7下移一位，再与D26:0相加，之后减去失调误差000000100000，得到D11:0； 其中，D112:7=H12H11H10H9H8H7；D26:0=L6L5L4L3L2L1L0； D11:0=D11D10D9D8D7D6D5D4D3D2D1D0； D11:0=H12H11H10H9H8H7000000+00000L6L5L4L3L2L1L0-000000100000； 式中，H12、H11、H10、H9、H8、H7表示D112:7的6位； L6、L5、L4、L3、L2、L1、L0表示D26:0的7位； D11、D10、D9、D8、D7、D6、D5、D4、D3、D2、D1、D0表示D11:0的12位； 所述用于CIS的高速Pipe-SAR-ADC电路利用多路复用实现对不同列的像素信号的处理。

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