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龙图腾网获悉成都维德青云电子有限公司;上海安路信息科技股份有限公司申请的专利基于FPGA的多通道DDR读写仲裁装置获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN116225990B 。

龙图腾网通过国家知识产权局官网在2025-08-29发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202211722377.9，技术领域涉及：G06F13/16；该发明授权基于FPGA的多通道DDR读写仲裁装置是由万权设计研发完成，并于2022-12-30向国家知识产权局提交的专利申请。

本基于FPGA的多通道DDR读写仲裁装置在说明书摘要公布了：本发明公开了一种基于FPGA的多通道DDR读写仲裁装置，包括：采集模块，用于多通道接收第一数据，并存储至所述fifo写入模块，生成与第一数据对应的写命令协议数据，将该数据发送至仲裁模块；激励源模块，用于根据预设的显示格式，生成读命令协议数据并将该数据发送至仲裁模块；仲裁模块，用于按照先到先存的方式存储写命令协议数据或读命令协议数据；以及用于根据写命令协议数据，将第一数据写入至DDR中，并根据读命令协议数据，从DDR中读取第二数据，并将第二数据存入至fifo读取模块。采用本发明实施例，在读写DDR时避免了由于输入数据宽度的不确定性，造成需要更多的逻辑资源对通道剩余空间进行计算，提高了读写效率。

本发明授权基于FPGA的多通道DDR读写仲裁装置在权利要求书中公布了：1.一种基于FPGA的多通道DDR读写仲裁装置，其特征在于，包括：采集模块、fifo写入模块、fifo读取模块、仲裁模块、输出模块和激励源模块； 其中，所述采集模块用于多通道接收第一数据，并将所述第一数据存储至所述fifo写入模块；以及用于生成与所述第一数据对应的写命令协议数据，并将所述写命令协议数据发送至所述仲裁模块； 所述激励源模块用于根据用户预设的显示格式，生成读命令协议数据，并将所述读命令协议数据发送至所述仲裁模块； 所述仲裁模块用于按照先到先存的方式，存储所述写命令协议数据或所述读命令协议数据；以及用于根据所述写命令协议数据，将所述fifo写入模块中的所述第一数据写入至DDR颗粒中；以及用于根据所述读命令协议数据，从所述DDR颗粒中读取第二数据，并将所述第二数据存入至所述fifo读取模块，以使所述输出模块从所述fifo读取模块中获取并输出所述第二数据； 所述仲裁模块包括：fifo命令单元和执行单元； 其中，所述fifo命令单元用于接收并存储所述写命令协议数据或所述读命令协议数据，并在接收到所述执行单元的第一使能信号后，按先后顺序将所述写命令协议数据或所述读命令协议数据传输至所述执行单元； 所述执行单元用于在空闲时，向所述fifo命令单元发送第一使能信号，并接收所述fifo命令单元传输的所述写命令协议数据或所述读命令协议数据；以及用于根据所述写命令协议数据，读取所述fifo写入模块中对应通道的所述第一数据，并采用DDRIP模块将所述第一数据存入至所述DDR颗粒中；以及用于根据所述读命令协议数据，从所述DDR颗粒中读取所述第二数据，并将所述第二数据传输至所述fifo读取模块对应的通道中。

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