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龙图腾网获悉深圳尚阳通科技有限公司申请的专利超结器件及其制造方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115566038B 。

龙图腾网通过国家知识产权局官网在2025-09-26发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202110742055.X，技术领域涉及：H10D62/10；该发明授权超结器件及其制造方法是由肖胜安;曾大杰设计研发完成，并于2021-07-01向国家知识产权局提交的专利申请。

本超结器件及其制造方法在说明书摘要公布了：本发明公开了一种超结器件，包括：依次形成于N型半导体衬底上的N型冗余外延层和N型缓冲层；在N型缓冲层之上形成有沟槽填充型超结结构；背面结构包括漏区和图形化的背面P型杂质区域；N型半导体衬底在背面减薄工艺中被去除，N型冗余外延层在背面减薄工艺中被完全或部分去除；N型半导体衬底的电阻率为顶层外延层的0.1～10倍，N型冗余外延层的电阻率为N型半导体衬底的0.1倍～10倍，N型冗余外延层的电阻率低于N型缓冲层的电阻率。本发明还公开了一种超结器件的制造方法。本发明能消除高浓度衬底的杂质外扩的不利影响，从而使得超结结构能实现超低比导通电阻结构，同时还能保证背面能形成良好的欧姆接触，能改善器件的体二极管的特性。

本发明授权超结器件及其制造方法在权利要求书中公布了：1.一种超结器件，其特征在于，包括： 依次形成于N型半导体衬底上的N型冗余外延层和N型缓冲层； 在所述N型缓冲层之上形成有超结结构，所述超结结构由P型柱和N型柱交替排列而成，所述P型柱由填充于沟槽中的P型半导体层组成，所述沟槽形成于顶层外延层中，所述N型柱由填充于所述P型柱之间的所述顶层外延层组成； 超结器件的背面结构包括漏区和图形化的背面P型杂质区域；形成所述背面P型杂质区域包括： 步骤31、进行背面减薄工艺，所述背面减薄工艺将所述N型半导体衬底去除，所述N型冗余外延层在所述背面减薄工艺中被完全或部分去除，所述背面减薄工艺后所述N型缓冲层的厚度完整保留； 在所述背面减薄工艺中，所述N型冗余外延层用于保证所述背面减薄工艺能将所述N型半导体衬底完全去除并同时不影响所述N型缓冲层； 步骤32、采用光刻工艺形成背面光刻胶图形，所述背面光刻胶图形将背面P型杂质区域打开，之后进行背面P型离子注入在选定区域中注入P型杂质并组成所述背面P型杂质区域，所述背面P型离子注入的注入峰值位置大于后续背面N型离子注入的注入峰值位置；所述背面P型杂质区域和所述P型柱的底部表面之间具有间隔； 所述漏区通过在所述背面减薄工艺后通过全面的背面N型离子注入形成； 所述N型半导体衬底的电阻率为所述顶层外延层的电阻率的0.1倍～10倍，以保证所述N型半导体衬底的掺杂杂质外扩不会影响所述超结结构的性能； 所述N型冗余外延层的电阻率为所述N型半导体衬底的电阻率的0.1倍～10倍，所述N型冗余外延层的电阻率低于所述N型缓冲层的电阻率，所述N型冗余外延层用于保证所述背面减薄工艺能将所述N型半导体衬底完全去除并同时不影响所述N型缓冲层以及保证所述漏区能达到所需的掺杂浓度。

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