上海华力集成电路制造有限公司赖振安获国家专利权
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龙图腾网获悉上海华力集成电路制造有限公司申请的专利可动态调整的时钟路径电路获国家发明授权专利权,本发明授权专利权由国家知识产权局授予,授权公告号为:CN113707209B 。
龙图腾网通过国家知识产权局官网在2025-09-30发布的发明授权授权公告中获悉:该发明授权的专利申请号/专利号为:202111010141.8,技术领域涉及:G11C29/12;该发明授权可动态调整的时钟路径电路是由赖振安;陈俊晟设计研发完成,并于2021-08-31向国家知识产权局提交的专利申请。
本可动态调整的时钟路径电路在说明书摘要公布了:本发明公开了一种可动态调整的时钟路径电路包括:由n级时钟延迟单元串联而成的时钟延迟链。第1级时钟延迟单元的输入端连接时钟输入信号。第k级时钟延迟单元的输入端连接第k‑1级时钟延迟单元的输出端。时钟输入信号连接到第一多路选择器的输入端。各级时钟延迟单元的输出端通过对应的选择开关连接到第一多路选择器的输入端;从时钟输入信号和各级延迟信号中选择一个信号作为时钟输出信号。各选择开关的控制信号以及第一多路选择器的选择信号通过延迟链控制电路控制,以实现对时钟输出信号的相位的动态调整。本发明能对时钟输出信号的相位进行动态调整,能应用于双端口静态存储器的可测试设计电路中并实现对双端口静态存储器进行有效且快速的测试和特性分析。
本发明授权可动态调整的时钟路径电路在权利要求书中公布了:1.一种可动态调整的时钟路径电路,其特征在于,包括: 由n级时钟延迟单元串联而成的时钟延迟链,n大于1; 第1级时钟延迟单元的输入端连接时钟输入信号; 第k级时钟延迟单元的输入端连接第k‑1级时钟延迟单元的输出端,2≤k≤n; 所述时钟输入信号连接到第一多路选择器的输入端; 各级所述时钟延迟单元的输出端通过对应的选择开关连接到所述第一多路选择器的输入端;各级所述时钟延迟单元的输出端输出所述时钟输入信号的各级延迟信号,所述第一多路选择器从所述时钟输入信号和所述时钟输入信号的各级延迟信号中选择一个信号作为时钟输出信号; 各所述选择开关的控制信号以及所述第一多路选择器的选择信号通过延迟链控制电路控制,以实现对所述时钟输出信号的相位的动态调整; 所述选择开关的数量为n‑1个,第k级时钟延迟单元的输入端和输出端之间连接一个所述选择开关; 所述第一多路选择器包括两个输入端,所述第一多路选择器的第一输入端连接所述时钟输入信号,所述第一多路选择器的第二输入端连接第n级时钟延迟单元的输出端; 时钟路径电路应用于双端口静态存储器的可测试设计电路中; 所述可测试设计电路中包括两条所述时钟路径电路,两条所述时钟路径电路分别为第一时钟路径电路和第二时钟路径电路,令所述第一时钟路径电路的时钟输出信号为第一时钟输出信号,所述第二时钟路径电路的时钟输出信号为第二时钟输出信号,所述第一时钟路径电路的时钟输入信号为第一时钟输入信号,所述第二时钟路径电路的时钟输入信号为第二时钟输入信号; 对所述双端口静态存储器进行测试时,所述双端口静态存储器的第一端口的时钟输入端连接所述第一时钟输出信号,所述双端口静态存储器的第二端口的时钟输入端连接所述第二时钟输出信号,通过在测试中动态调整所述第一时钟输出信号的相位以及所述第二时钟输出信号的相位调节所述双端口静态存储器的第一端口和第二端口间的端口时钟信号的延时; 所述可测试设计电路还包括两个第二多路选择器,第一个所述第二多路选择器的两个输入端分别连接第一时钟信号和第二时钟信号,第二个所述第二多路选择器的两个输入端分别连接第二时钟信号和地; 第一个所述第二多路选择器的输出端连接所述所述第一时钟路径电路的输入端并提供所述第一时钟输入信号; 第二个所述第二多路选择器的输出端连接所述所述第二时钟路径电路的输入端并提供所述第二时钟输入信号; 所述双端口静态存储器正常工作时,第一个所述第二多路选择器选择第一时钟信号作为所述第一时钟输入信号,第二个所述第二多路选择器选择第二时钟信号作为所述第二时钟输入信号,所述第一时钟路径电路的所述第一多路选择器选择所述第一时钟输入信号作为所述第一时钟输出信号,所述第二时钟路径电路的所述第一多路选择器选择所述第二时钟输入信号作为所述第二时钟输出信号; 所述双端口静态存储器测试时,第一个所述第二多路选择器选择第二时钟信号作为所述第一时钟输入信号,第二个所述第二多路选择器选择第二时钟信号作为所述第二时钟输入信号,所述第一时钟路径电路的所述第一多路选择器选择所述第一时钟输入信号对应级的延迟信号作为所述第一时钟输出信号,所述第二时钟路径电路的所述第一多路选择器选择所述第二时钟输入信号作为所述第二时钟输出信号。
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