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龙图腾网获悉四川九洲空管科技有限责任公司申请的专利基于FPGA实现跨时钟域的时域卷积计算装置和方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN114020240B 。

龙图腾网通过国家知识产权局官网在2025-09-30发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202111304060.9，技术领域涉及：G06F7/544；该发明授权基于FPGA实现跨时钟域的时域卷积计算装置和方法是由游斌相;廖育富;刘泽设计研发完成，并于2021-11-05向国家知识产权局提交的专利申请。

本基于FPGA实现跨时钟域的时域卷积计算装置和方法在说明书摘要公布了：本发明公开了基于FPGA实现跨时钟域的时域卷积计算装置和方法，包括基于FPGA实现的RAM_coef、FIFO_coef和FIFO_conv；RAM_coef和M‑1个FIFO_coef构成按信号时序依次传递的流水线结构，且RAM_coef和M‑1个FIFO_coef分别与M路乘法器一一对应，用于分别为M路乘法器的时序信号提供相对应的卷积系数；M路乘法器及其对应的加法器并行工作，在下一个信号到来前，会产生M‑1个乘加运算的中间结果，采用M个FIFO_conv来分别存放M路信号乘加运算的中间结果。本发明能够满足实时性高和输出延迟少的应用需求，还具备资源消耗少的特点。

本发明授权基于FPGA实现跨时钟域的时域卷积计算装置和方法在权利要求书中公布了：1.基于FPGA实现跨时钟域的时域卷积计算装置，其特征在于，包括基于FPGA实现的RAM_coef、FIFO_coef和FIFO_conv； RAM_coef为预先存放卷积系数的RAM； FIFO_coef为存放卷积系数的缓存FIFO，共M‑1个； FIFO_conv为存放乘加计算结果的缓存FIFO； RAM_coef和M‑1个FIFO_coef构成按信号时序依次传递的流水线结构，且RAM_coef和M‑1个FIFO_coef分别与M路乘法器一一对应，用于分别为M路乘法器的时序信号提供相对应的卷积系数； M路加法器与M路乘法器一一对应，M路乘法器及其对应的加法器并行工作，在下一个信号到来前，会产生M‑1个乘加运算的中间结果，采用M个FIFO_conv来分别存放M路信号乘加运算的中间结果； M‑1个FIFO_coef的长度大于N； N为信号处理时钟频率与输入信号时钟频率的比值；所述时域卷积计算装置的计算过程包括： 当有信号输入时，依次从RAM_coef中循环读出卷积系数，并将读出的卷积系数与第1、M+1、2M+1……个信号相乘，得到中间结果mult1，同时将系数写入FIFO_coef1中； 经过N个时钟后，第2、M+2、2M+2……个信号输入，此时开始从FIFO_coef1中读出系数，将读出的系数与第2、M+2、2M+2……个信号相乘，得到中间结果mult2，同时将系数写入FIFO_coef2中； 依次向后递推，直到从最后一级FIFO_coefM‑1中读出系数，将读出的系数与第M、2M、3M……个信号相乘，得到中间结果multM； 第1个信号的乘法结果加上第M路FIFO_convM的输出，得到第1个信号的乘加运算的中间结果conv_tmp1，将conv_tmp1中的第一个信号作为卷积计算结果输出，其余信号存入第1路FIFO_conv1中； 第2个信号的乘法结果加上第1路FIFO_conv1的输出，得到第2个信号的乘加运算的中间结果conv_tmp2，将conv_tmp2中的第一个信号作为卷积计算结果输出，其余信号存入第2路FIFO_conv2中； 依次向后递推，第M个信号的乘法结果加上第M‑1路FIFO_conv1的输出，得到第M个信号的乘加运算的中间结果conv_tmpM，将conv_tmpM中的第一个信号作为卷积计算结果输出，其余信号存入第M路FIFO_convM中； 第M+1个信号输入时，此时已经过了M*N个时钟，正好完成了第1个信号的乘加运算，FIFO_conv1中的数据被读出并使用，此时该信号的加法计算复用第1个信号使用的加法器，中间结果存放在第1路FIFO_conv1中； 如此循环往复，实现M个加法器和M个FIFO_conv的复用。

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