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龙图腾网获悉深圳比特微电子科技有限公司申请的专利运算核电路和计算芯片获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN114528247B 。

龙图腾网通过国家知识产权局官网在2025-10-24发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202011322084.2，技术领域涉及：G06F15/78；该发明授权运算核电路和计算芯片是由范志军;薛可;许超;杨作兴设计研发完成，并于2020-11-23向国家知识产权局提交的专利申请。

本运算核电路和计算芯片在说明书摘要公布了：本公开涉及运算核电路和计算芯片。一种运算核电路包括：输入模块，被配置为接收数据块；被配置为对数据块进行哈希运算的运算模块，包括以流水线结构布置的多个运算级，使得基于数据块的数据信号沿着多个运算级依次传递；异步FIFO模块，设置在相邻的第一运算级和第二运算级之间，被配置为利用第一时钟信号接收从第一运算级输出的数据信号并且利用第二时钟信号将数据信号输出到第二运算级，第一运算级在第二运算级之前；第一时钟模块，被配置为向异步FIFO模块和第一运算级及其之前的运算级提供第一时钟信号；和第二时钟模块，被配置为向异步FIFO模块和第二运算级及其之后的运算级提供第二时钟信号，其中第一时钟信号与第二时钟信号的频率相同。

本发明授权运算核电路和计算芯片在权利要求书中公布了：1.一种运算核电路，包括： 输入模块，被配置为接收数据块； 运算模块，被配置为对接收到的数据块进行哈希运算，所述运算模块包括多个运算级，所述多个运算级以流水线结构布置使得基于所述数据块的数据信号沿着所述多个运算级依次传递，所述多个运算级中的每个运算级对从前一运算级接收的数据信号进行运算并将经该运算级运算的数据信号提供给后一运算级； 异步先入先出FIFO模块，设置在所述多个运算级中相邻的第一运算级和第二运算级之间并且包括FIFO缓冲区，所述第一运算级在所述第二运算级之前，所述异步FIFO模块被配置为利用第一时钟信号接收从所述第一运算级输出的数据信号以写入所述FIFO缓冲区，并且利用不同于所述第一时钟信号的第二时钟信号将所接收的数据信号从所述FIFO缓冲区读取以输出到所述第二运算级； 第一时钟模块，被配置为向所述异步FIFO模块并且向所述第一运算级及所述多个运算级中在所述第一运算级之前的运算级提供所述第一时钟信号；以及 第二时钟模块，被配置为向所述异步FIFO模块并且向所述第二运算级及所述多个运算级中在所述第二运算级之后的运算级提供所述第二时钟信号， 其中，所述第一时钟信号的频率与所述第二时钟信号的频率相同，以及 其中，数据信号在异步FIFO模块与运算级之间的传递时间不超过在运算级之间的传递时间。

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