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龙图腾网获悉西安欣创电子技术有限公司申请的专利一种奇数倍时钟速率变换实现降低FPGA资源的方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN120597800B 。

龙图腾网通过国家知识产权局官网在2025-10-24发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202511086420.0，技术领域涉及：G06F30/343；该发明授权一种奇数倍时钟速率变换实现降低FPGA资源的方法是由雷庭庭;张景福;陈武磊;李晨曦设计研发完成，并于2025-08-05向国家知识产权局提交的专利申请。

本一种奇数倍时钟速率变换实现降低FPGA资源的方法在说明书摘要公布了：本发明公开了一种奇数倍时钟速率变换实现降低FPGA资源的方法，涉及FPGA资源优化技术领域，本发明的奇数倍时钟速率变换实现降低FPGA资源的方法，通过奇数倍时钟速率变换和硬件复用技术，在FIR滤波器设计中实现了的FPGA资源优化。本发明通过1.5倍时钟速率提升和分时复用，相比传统FIR滤波器实现方法降低了乘法器个数，节省了DSP资源，尤其适合资源受限的低成本FPGA应用，通过信号有效标志Valid信号控制的跨时钟域设计，实现无损数据转换，保证数据完整性，通过三周期计数器动态调度，在三个时钟周期内完成两个采样数据的全部抽头计算，实现以速度换面积的优化目标。

本发明授权一种奇数倍时钟速率变换实现降低FPGA资源的方法在权利要求书中公布了：1.一种奇数倍时钟速率变换实现降低FPGA资源的方法，其特征在于，适用于FIR滤波器，所述方法包括： 将采样数据从原始时钟域转换至1.5倍速率的处理时钟域； 在所述处理时钟域，利用移位寄存器和Valid信号对所述采样数据进行打拍操作，形成15-TAP延迟线； 利用三周期计数器进行时序调度，基于所述时序调度动态更新所述FIR滤波器的抽头系数，通过分时复用的乘法器将所述15-TAP延迟线的抽头与所述抽头系数进行乘法操作，其中，在所述处理时钟域的三个时钟周期内完成两个采样数据的乘法操作；所述三周期计数器包括state-0、state-1和state-2三种状态，分别对应所述处理时钟域的三个时钟周期； 其中，利用三周期计数器进行时序调度，基于所述时序调度动态更新所述FIR滤波器的抽头系数，通过分时复用的乘法器将所述15-TAP延迟线的抽头与所述抽头系数进行乘法操作，包括： 在state-0状态，选择FIR滤波器的第0个抽头系数至第9个抽头系数，利用乘法器将第0个抽头系数至第9个抽头系数与n时刻的采样数据的15-TAP延迟线的第0个抽头至第9个抽头进行乘法操作； 在state-1状态，选择FIR滤波器的第10个抽头系数至第14个抽头系数以及第0个抽头系数至第4个抽头系数，利用乘法器将第10个抽头系数至第14个抽头系数与n时刻的采样数据的15-TAP延迟线的第10个抽头至第14个抽头进行乘法操作，将第0个抽头系数至第4个抽头系数与n+1时刻的采样数据的15-TAP延迟线的第0个抽头至第4个抽头进行乘法操作； 在state-2状态，选择FIR滤波器的第5个抽头系数至第14个抽头系数，利用乘法器将第5个抽头系数至第14个抽头系数与n+1时刻的采样数据的15-TAP延迟线的第5个抽头至第14个抽头进行乘法操作； 对所述乘法器的输出结果进行累加，完成卷积运算得到滤波数据；包括： 将state-0状态下所有乘法器的输出结果以及state-1状态下第0个乘法器至第4个乘法器的输出结果累加，得到n时刻的采样数据的滤波数据； 将state-1状态下第5个乘法器至第9个乘法器的输出结果以及state-2状态下所有乘法器的输出结果累加，得到n+1时刻的采样数据的滤波数据； 将所述滤波数据从所述处理时钟域转换至所述原始时钟域并输出。

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