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龙图腾网获悉山东大学申请的专利基于浮点指令集扩展的通用Transformer加速方法及系统获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119647536B 。

龙图腾网通过国家知识产权局官网在2025-10-31发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202411821664.4，技术领域涉及：G06N3/063；该发明授权基于浮点指令集扩展的通用Transformer加速方法及系统是由周卫东;刘宇轩;李梓荣;亓鹏飞;于治楼设计研发完成，并于2024-12-11向国家知识产权局提交的专利申请。

本基于浮点指令集扩展的通用Transformer加速方法及系统在说明书摘要公布了：本发明提出了基于浮点指令集扩展的通用Transformer加速方法及系统，包括：构建乘法器，乘法器包括依次连接的多级加法器，4‑Booth编码算法对数据进行编码；编码后的数据依次经过多级加法器进行运算，获得乘法器的输出；构建浮点数寄存器，具体步骤为：添加浮点数寄存器组，产生浮点数寄存器组，浮点数寄存器组的写端口逻辑将输入的结果寄存器索引和各自的寄存器号码相对应，产生写使能信号，使能的通用寄存器将数据写入到寄存器当中，读端口使用一个多路并行选择器来实现，多路并行选择器的选择信号为读操作数寄存器的索引；RISC‑V处理器基于构建的乘法器及浮点数寄存器对Transformer神经网络的运行进行加速。

本发明授权基于浮点指令集扩展的通用Transformer加速方法及系统在权利要求书中公布了：1.基于浮点指令集扩展的通用Transformer加速方法，其特征是，包括： 构建乘法器，乘法器包括依次连接的多级加法器，4-Booth编码算法对数据进行编码；编码后的数据依次经过多级加法器进行运算，获得乘法器的输出；所述乘法器的多级加法器采用加法树结构，使相邻两数相加所使用的加法器位数最少； 构建浮点数寄存器，具体步骤为：产生浮点数寄存器组，浮点数寄存器组的写端口逻辑将输入的结果寄存器索引和各自的寄存器号码相对应，产生写使能信号，使能的通用寄存器将数据写入到寄存器当中，读端口使用一个多路并行选择器来实现，多路并行选择器的选择信号为读操作数寄存器的索引；扩展寄存器组：增加浮点数寄存器； 修改译码环节：增加浮点指令的译码过程； 修改派遣模块； 修改计算处理模块； 添加浮点数的CSR寄存器； 译码识别浮点指令，并将其特征传递给派遣模块，派遣模块根据指令类型将浮点指令派遣到浮点计算处理模块，计算处理模块执行浮点运算，并将结果和状态信息更新到浮点CSR寄存器；译码识别浮点指令，具体步骤包括： 产生不同指令的类型信息、操作数寄存器索引； 确定每条指令的指向，将指令对应部分与具体数值相比较，若相等则把对应信号拉高，若不等则保持为低信号； 在得到对应的判断信号值后，对具体指令进行选择； 得到具体指令后，需要确定指令实现的具体操作； 不同浮点数指令会指向不同的寄存器组； 在所有的浮点指令集中并不是所有的指令都是使用浮点数寄存器组的，有的会实现不同寄存器组之间数据的搬移，或者是访问存储器，从整数通用寄存器组中读取数据地址，最后将数据写回浮点数寄存器组； 用不同的使能信号来表示浮点指令中是否存在这些结构和rs1，rs2，rs3，rd的具体指向； RISC-V处理器基于构建的乘法器及浮点数寄存器运行Transformer神经网络。

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