买专利卖专利找龙图腾，真高效！ 查专利查商标用IPTOP,全免费！专利年费监控用IP管家,真方便！

龙图腾网获悉北京工业大学申请的专利一种基于FPGA位串行脉动阵列的BERT网络加速器获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119692407B 。

龙图腾网通过国家知识产权局官网在2025-10-31发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202411864117.4，技术领域涉及：G06N3/063；该发明授权一种基于FPGA位串行脉动阵列的BERT网络加速器是由袁海英;李名扬设计研发完成，并于2024-12-18向国家知识产权局提交的专利申请。

本一种基于FPGA位串行脉动阵列的BERT网络加速器在说明书摘要公布了：本发明公开了一种基于FPGA位串行脉动阵列的BERT网络加速器，包括：输入数据控制器、脉动阵列运算块，中间数据控制器、中间数据缓存、输出编码器和输出控制器。该加速器使用经过位一致性量化和压缩的权重数据进行运算。脉动阵列运算块采用位串行PE单元，灵活适应混合精度量化和低有效位数量的矩阵乘法计算。中间数据控制器兼容有无BIAS的计算，并驱动中间数据缓存。输出编码器将中间数据缓存的数据在片上进行位一致性量化和压缩，发送给输出控制器。该加速器充分利用了权重数据中的位稀疏性进行位串行乘法计算和片上数据压缩，降低了逻辑和存储资源消耗；兼容多种计算模式提高了BERT网络FPGA加速器的泛用性，降低计算成本。

本发明授权一种基于FPGA位串行脉动阵列的BERT网络加速器在权利要求书中公布了：1.一种基于FPGA位串行脉动阵列的BERT网络加速器，其特征在于，包括：输入数据控制器、脉动阵列运算块，中间数据控制器、中间数据缓存、输出编码器和输出控制器； 所述输入数据控制器，用于缓冲片外存储器的数据流并将其搬运给脉动阵列运算块，由输入数据控制器的BRAM和控制部分构成，输入数据控制器的BRAM包括输入数据缓存、权重数据缓存和BIAS缓存； 所述脉动阵列运算块，包括m×n个位串行PE单元、m×n个累加器和m个多路选择器，其中m为行数，n为列数，每个位串行PE单元和累加器组合成一个tile，每个位串行PE单元由移位寄存器和加法器构成，每个累加器由加法器和位截断单元构成，每个多路选择器接收一行累加器的输出结果，内部计数器随时钟自增并与外部输入序列长度对比，将计数器数据输入多路选择器依次选择对应行中特定的累加器将计算结果输出； 所述中间数据控制器，由摩尔状态机和加法器组成，用于控制中间数据缓存数据的读出、写入和BIAS数据与运算结果的加法； 所述中间数据缓存，用于存储脉动阵列运算块的计算结果和BIAS相加后的运算结果，中间数据缓存的BRAM数量与脉动阵列运算块的行数相同； 所述输出编码器，用于将计算后的数据进行位一致性量化，并压缩编码为脉动阵列运算块能够处理的数据格式； 所述输出控制器，用于将结果数据写入到片外存储器中； 所述中间数据控制器配置计算数据直接写入中间数据缓存，或计算数据与BIAS相加后写入中间数据缓存；在计算Q×KT和MatrixP×WG时，中间数据控制器不会写入BIAS，而是直接将脉动阵列的计算结果写入中间数据缓存；在执行其它计算任务时，中间数据控制器在脉动阵列运算块计算过程中，将BIAS写入中间数据缓存；待脉动阵列运算块计算结束，读出BIAS将其与计算结果相加后按顺序再次写回到中间数据缓存中； 所述位串行PE单元的结构可以配置有效位数量为2或1，无论如何配置有效位数量，移位器均为2个；当配置有效位数量为2时，A0为16bit输入数据，W0为9bit权重数据，其中最高位为符号位，其余为有效位的位置信息，两个有效位位置信息分别送入两个移位器中计算；当配置有效位数量为1时，A0’为16bit输入数据，W0’为5bit权重数据，其中最高位为符号位，其余为有效位的位置信息，由于当权重参数仅保留一位有效位时数值偏小，所以需要将数据×1.5，即唯一的有效位位置信息输入给移位器1计算，同时将该位置信息减1后输入给移位器2计算。

如需购买、转让、实施、许可或投资类似专利技术，可联系本专利的申请人或专利权人北京工业大学，其通讯地址为：100124 北京市朝阳区平乐园100号；或者联系龙图腾网官方客服，联系龙图腾网可拨打电话0551-65771310或微信搜索“龙图腾网”。

以上内容由龙图腾AI智能生成。