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龙图腾网获悉华中科技大学申请的专利一种基于铁电晶体管的可重构逻辑单元、控制方法及可重构逻辑系统获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119449016B 。

龙图腾网通过国家知识产权局官网在2025-11-21发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202411476947.X，技术领域涉及：H03K19/17704；该发明授权一种基于铁电晶体管的可重构逻辑单元、控制方法及可重构逻辑系统是由薛堪豪;陈紫慧;朱彪;缪向水设计研发完成，并于2024-10-22向国家知识产权局提交的专利申请。

本一种基于铁电晶体管的可重构逻辑单元、控制方法及可重构逻辑系统在说明书摘要公布了：本发明公开了一种基于铁电晶体管的可重构逻辑单元、控制方法及可重构逻辑系统，属于集成电路设计技术领域；可重构逻辑单元包括：P型MOSFET、第一N型FeFET、第二N型FeFET和第三N型FeFET；其中，第一N型FeFET和第二N型FeFET并联，二者的漏极均与P型MOSFET的漏极相连，二者的源极均与第三N型FeFET的漏极连接；第三N型FeFET的源极接地；该可重构逻辑单元将N‑FeFET的栅极作为输入端子，通过充分利用铁电器件的极化特性，能够在极化电压的控制下实现高、低状态阈值电压的分离，从而实现逻辑重构，具备版图面积小、计算功耗低、重构能力强，与CMOS兼容和易于工艺集成等优势。

本发明授权一种基于铁电晶体管的可重构逻辑单元、控制方法及可重构逻辑系统在权利要求书中公布了：1.一种可重构逻辑单元的控制方法，其特征在于，所述可重构逻辑单元包括：P型MOSFET、第一N型FeFET、第二N型FeFET和第三N型FeFET； 所述第一N型FeFET和所述第二N型FeFET并联，二者的漏极均与所述P型MOSFET的漏极相连，二者的源极均与所述第三N型FeFET的漏极连接；所述第三N型FeFET的源极接地； 所述P型MOSFET的漏极作为可重构逻辑单元的输出端； 所述控制方法包括：控制所述可重构逻辑单元中P型MOSFET的通断状态、各N型FeFET的极化状态及极化状态下的通断状态，使所述可重构逻辑单元执行目标逻辑运算； 所述目标逻辑运算的类型包括：真逻辑运算、假逻辑运算和对输入逻辑值进行的逻辑运算；所述输入逻辑值包括：逻辑值p和或逻辑值q； 所述控制方法，包括： 当所述目标逻辑运算为真逻辑运算时，在S端接入正电源电压VDD，并在G端施加低电平电压； 当所述目标逻辑运算为假逻辑运算时，将所述S端接地； 当所述目标逻辑运算为p逻辑运算时，预先在所述S端接入正电源电压VDD，并在A端和E端分别施加正极化电压，在B端施加负极化电压；然后在所述A端施加逻辑电压信号，在所述B端施加高电平电压或低电平电压，在所述E端施加高电平电压，在所述G端施加高电平电压； 当所述目标逻辑运算为q逻辑运算时，预先在所述S端接入正电源电压VDD，并在所述B端和所述E端分别施加正极化电压，在所述A端施加负极化电压；然后在所述A端施加高电平电压或低电平电压，在所述B端施加逻辑电压信号，在所述E端施加高电平电压，在所述G端施加高电平电压； 当所述目标逻辑运算为逻辑运算时，预先在所述S端接入正电源电压VDD，并在所述A端和所述E端分别施加正极化电压，在所述B端施加负极化电压；然后在所述A端施加逻辑电压信号p，在所述B端施加高电平电压或低电平电压，在所述E端施加高电平电压，在所述G端施加高电平电压； 当所述目标逻辑运算为逻辑运算时，预先在所述S端接入正电源电压VDD，并在所述B端和所述E端分别施加正极化电压，在所述A端施加负极化电压；然后在所述A端施加高电平电压或低电平电压，在所述B端施加逻辑电压信号q，在所述E端施加高电平电压，在所述G端施加高电平电压； 当所述目标逻辑运算为逻辑运算时，预先在所述S端接入正电源电压VDD，并在所述A端、所述B端和所述E端分别施加正极化电压；然后在所述A端施加逻辑电压信号p，在所述B端施加逻辑电压信号q，在所述E端施加高电平电压，在所述G端施加高电平电压； 当所述目标逻辑运算为p·q逻辑运算时，预先在所述S端接入正电源电压VDD，并在所述A端、所述B端和所述E端分别施加正极化电压；然后在所述A端施加逻辑电压信号，在所述B端施加逻辑电压信号，在所述E端施加高电平电压，在所述G端施加高电平电压； 当所述目标逻辑运算为p·逻辑运算时，预先在所述S端接入正电源电压VDD，并在所述A端、所述B端和所述E端分别施加正极化电压；然后在所述A端施加逻辑电压信号，在所述B端施加逻辑电压信号q，在所述E端施加高电平电压，在所述G端施加高电平电压； 当所述目标逻辑运算为·q逻辑运算时，预先在所述S端接入正电源电压VDD，并在所述A端、所述B端和所述E端分别施加正极化电压；然后在所述A端施加逻辑电压信号p，在所述B端施加逻辑电压信号，在所述E端施加高电平电压，在所述G端施加高电平电压； 当所述目标逻辑运算为逻辑运算时，预先在所述S端接入正电源电压VDD，并在所述A端和所述E端分别施加正极化电压，在所述B端施加负极化电压；然后在所述A端施加逻辑电压信号p，在所述B端施加低电平电压，在所述E端施加逻辑电压信号q，在所述G端施加高电平电压； 当所述目标逻辑运算为p+q逻辑运算时，预先在所述S端接入正电源电压VDD，并在所述A端和所述E端分别施加正极化电压，在所述B端施加负极化电压；然后在所述A端施加逻辑电压信号，在所述B端施加低电平电压，在所述E端施加逻辑电压信号，在所述G端施加高电平电压； 当所述目标逻辑运算为p逻辑运算时，预先在所述S端接入正电源电压VDD，并在所述A端和所述E端分别施加正极化电压，在所述B端施加负极化电压；然后在所述A端施加逻辑电压信号，在所述B端施加低电平电压，在所述E端施加逻辑电压信号q，在所述G端施加高电平电压； 当所述目标逻辑运算为+q逻辑运算时，预先在所述S端接入正电源电压VDD，并在所述A端和所述E端分别施加正极化电压，在所述B端施加负极化电压；然后在所述A端施加逻辑电压信号p，在所述B端施加低电平电压，在所述E端施加逻辑电压信号，在所述G端施加高电平电压； 所述S端和所述G端分别对应为所述P型MOSFET的源极和栅极；所述A端为所述第一N型FeFET和所述第二N型FeFET中的一个N型FeFET的栅极，所述B端为所述第一N型FeFET和所述第二N型FeFET中的另一个N型FeFET的栅极；所述E端为所述可重构逻辑单元中的第三N型FeFET的栅极。

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