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龙图腾网获悉电子科技大学申请的专利一种50%占空比的2-7预分频器获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN116131842B 。

龙图腾网通过国家知识产权局官网在2025-12-05发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202310167814.3，技术领域涉及：H03K23/66；该发明授权一种50%占空比的2-7预分频器是由李元勋;王茗璐;李勃彦设计研发完成，并于2023-02-27向国家知识产权局提交的专利申请。

本一种50%占空比的2-7预分频器在说明书摘要公布了：本发明涉及分频器集成电路技术领域，具体为一种50％占空比的2‑7预分频器。本发明包含一个带分频比扩展位的23分频单元，一个附加2分频逻辑模块，一个附加扩展传输路径模块和一个奇数整数占空比校正逻辑模块。本发明首先根据分频比在23分频单元进行除2除3操作，再将其输出信号输入附加2分频逻辑中，当分频比大于3时，附加扩展传输路径模块工作，当分频比为奇数时，占空比校正模块会对输入信号进行占空比校正。相比现有技术，本发明电路结构简单，分频比覆盖率广、噪声贡献低以及输出占空比接近50％，可以应用于多模可编程分频器中。

本发明授权一种50%占空比的2-7预分频器在权利要求书中公布了：1.一种50%占空比的2-7预分频器，其特征在于：包括一个带分频比扩展位的23分频单元DIV23，一个附加2分频逻辑模块AD2，一个附加扩展传输路径模块APE和一个奇数整数占空比校正逻辑模块DCC； 带分频比扩展位的23分频单元DIV23的输出端与附加2分频逻辑模块AD2和附加扩展传输路径模块APE相连接，附加2分频逻辑模块AD2的输出端与附加扩展传输路径模块APE和奇数整数占空比校正逻辑模块DCC相连接，附加扩展传输路径模块APE的输出端与带分频比扩展位的23分频单元DIV23的输入端相连接； clkin为外部输入时钟信号，为带分频比扩展位的23分频单元DIV23、附加2分频逻辑模块AD2、附加扩展传输路径模块APE和奇数整数占空比校正逻辑模块DCC这4个模块中的D触发器提供时钟信号；mod1为进行模式选择的mod信号，mod1恒为1；可编程逻辑信号P2、P1和P0由分频比Dx经过二进制转化而来，其中mod_shift=P2；clkout为2-7预分频器的输出时钟信号； 所述带分频比扩展位的23分频单元DIV23，包括两个D触发器D1、D2，二输入选择器MUX1，一个二输入与门，两个二输入与非门NAND1、NAND2，一个三输入异或门和两个反相器；进行除2除3操作； P0、P1和mod_shift为由分频比决定的可编程逻辑信号，P0和P1与选择器MUX1的输入端口相连接，mod_shift为选择器MUX1的控制信号； 选择器MUX1的输出信号和D触发器D2的输出信号相与后进入三输入异或门； APEout为附加扩展传输路径模块APE输出的时钟信号，作为输入信号反馈输入三输入异或门、和经反相器取反后至与非门NAND2； D触发器D1的输出信号作为反馈信号输入三输入异或门中，三输入异或门的输出信号为D触发器D1的输入； mod1为二输入与非门NAND1的输入信号，该信号和D触发器D1的输出信号进行与非操作后进入二输入与非门NAND2的输入端口；二输入与非门NAND1的输出信号取反后得到modout0，作为整个带分频比扩展位的23分频单元输出的mod信号；与非门NAND2的输出接D触发器D2的输入； 所述附加2分频逻辑模块AD2，包含一个D触发器D3、一个反相器和一个两个控制位控制的三输入选择器MUX2，clkout_pre为附加2分频逻辑模块AD2的输出时钟信号； D触发器D3的两个输出端分别接三输入选择器MUX2的选择输入端口I0和I1，modout0接三输入选择器MUX2的选择输入端口I2和控制位S1；控制信号mod_shift经反相器后接入三输入选择器MUX2的控制位S0； 当分频比小于4时，即Dx=2,3分频，mod_shift为0，此时选择器MUX2由控制信号mod_shift控制选择I2端口输入的modout0信号，触发器D3经过一个时钟周期的延迟产生信号clkout_pre； 当分频比大于4时，mod_shift为1，选择器MUX2根据modout0电平的高低变化对输入信号进行选择：当分频比为偶数时，即Dx=4,6分频，AD2进行除2操作；当分频比为奇数时，即Dx=5,7分频，clkout_pre信号作为反馈进入附加扩展传输路径模块APE中进行奇数分频； 所述附加扩展传输路径模块APE，包含一个带复位功能的D触发器D4和一个三输入与门；modout0、clkout_pre和mod_shift信号为三输入与门的输入信号，三输入与门的输出信号为D触发器D4的输入信号；附加扩展传输路径模块APE在分频比Dx=5,7时启用，此时mod_shift为1，modout0信号和clkout_pre信号相与，使modout0信号在2分频和3分频之间切换之后反馈回AD2，从而实现对信号的额外扩展； 所述奇数整数占空比校正逻辑模块DCC，包含一个带复位功能的D锁存器D5和一个二输入与门；P0作为D锁存器D5的复位信号，控制奇数整数占空比校正逻辑模块DCC的工作状态，奇数整数占空比校正逻辑模块DCC在分频比为奇数时启用，此时D锁存器D5将clkout_pre信号延后半个周期，D锁存器D5的输出信号和原始的clkout_pre信号相与，得到占空比为50%的输出时钟信号clkout。

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