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龙图腾网获悉济南智多晶微电子有限公司申请的专利FPGA进位链单元的优化方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN120780656B 。

龙图腾网通过国家知识产权局官网在2025-12-16发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202511285111.6，技术领域涉及：G06F15/78；该发明授权FPGA进位链单元的优化方法是由鲁祥兵;贾弘翊;韦嶔设计研发完成，并于2025-09-10向国家知识产权局提交的专利申请。

本FPGA进位链单元的优化方法在说明书摘要公布了：本发明公开了一种FPGA进位链单元的优化方法，包括：从待优化的进位链的头部和或尾部开始遍历每一个计算单元；确定每个计算单元中是否存在满足预设条件的元件，得到待优化的元件，预设条件包括以下中的至少一个：输入为常量、输出为常量、输入相同；从待优化的进位链中删除待优化的元件，并重构待优化的进位链的连接拓扑得到优化后的进位链。本发明通过删除并重构待优化的进位链的连接拓扑，来简化其中可以复用，或者逻辑计算过程可以省略的部分，从而减少进位链占用的FPGA芯片的资源数量；由于本发明不使用查找表对进位链进行优化，因此可以避免这种方法带来的延迟，在减少资源占用情况的同时保证计算效率。

本发明授权FPGA进位链单元的优化方法在权利要求书中公布了：1.一种FPGA进位链单元的优化方法，其特征在于，所述方法用于FPGA芯片上，所述FPGA芯片包括至少一个待优化的进位链，所述待优化的进位链由多个级联的计算单元组成，所述方法包括： 从所述待优化的进位链的头部和或尾部开始遍历每一个计算单元； 确定每个所述计算单元中是否存在满足预设条件的元件，得到待优化的元件，其中，所述预设条件包括以下中的至少一个：输入为常量、输出为常量、或者输入相同； 从所述待优化的进位链中删除所述待优化的元件，并重构所述待优化的进位链的连接拓扑，得到优化后的进位链； 其中，所述计算单元包括数据选择器和异或门，所述待优化的元件包括数据选择器和或异或门； 第i级异或门的I0输入端与第i-1级数据选择器的输出端相连，所述第i-1级数据选择器的输出端向所述第i级异或门的I0输入端输入第i-1级进位数据COi-1；所述第i级异或门的I1输入端与信号数据输出端相连，所述信号数据输出端向所述第i级异或门的I1输入端输入第i级信号数据Si；所述第i级异或门的输出端与和输入端相连，所述第i级异或门的输出端向所述和输入端输出第i级计算结果Oi；i为小于或者等于Imax-1的非负整数，Imax为所述待优化的进位链中计算单元的总数； 第i级数据选择器的I0输入端也与第i-1级数据选择器的输出端相连，所述第i-1级数据选择器的输出端向所述第i级数据选择器的I0输入端输入第i-1级进位数据COi-1；第i级数据选择器的I1输入端与待计算数据输出端相连，所述待计算数据输出端向所述第i级数据选择器的I1输入端输入第i级待计算数据I1i；所述第i级数据选择器的信号输入端与信号数据输出端相连，信号数据输出端向所述第i级数据选择器的信号输入端输入第i级信号数据Si；所述第i级数据选择器的输出端与第i+1级数据选择器、第i+1级异或门的I0输入端相连，所述第i级数据选择器向所述第i+1级数据选择器、所述第i+1级异或门的I0输入端输出第i级进位数据COi； 其中，若所述第i级数据选择器为所述待优化的元件，则所述预设条件具体包括：所述第i级进位数据COi为常量、所述第i级信号数据Si为常量、或者所述第i级待计算数据I1i与所述第i-1级进位数据COi-1相等；若所述第i级异或门为所述待优化的元件，则所述预设条件具体包括：所述第i级计算结果Oi为常量或者所述第i-1级进位数据COi-1为常量； 若所述第i级数据选择器为所述待优化的元件，且所述第i级进位数据COi为常量，则重构所述待优化的进位链的连接拓扑，包括：直接向所述第i+1级数据选择器、所述第i+1级异或门的I0输入端输入预计算的第i级进位数据COi； 若所述第i级数据选择器为所述待优化的元件，且所述第i级信号数据Si为常量1，则重构所述待优化的进位链的连接拓扑，包括：连接所述待计算数据输出端与所述第i+1级数据选择器、所述第i+1级异或门的I0输入端，并将所述第i级待计算数据I1i作为所述第i级进位数据COi，输入至所述第i+1级数据选择器、所述第i+1级异或门的I0输入端； 若所述第i级数据选择器为所述待优化的元件，且所述第i级信号数据Si为常量0，则重构所述待优化的进位链的连接拓扑，包括：连接所述第i-1级数据选择器的输出端与所述第i+1级数据选择器、所述第i+1级异或门的I0输入端，并将第i-1级进位数据COi-1作为所述第i级进位数据COi输入至所述第i+1级数据选择器、所述第i+1级异或门的I0输入端； 若所述第i级数据选择器为所述待优化的元件，且所述第i级待计算数据I1i与所述第i-1级进位数据COi-1相等，则重构所述待优化的进位链的连接拓扑，包括：连接所述待计算数据输出端与所述第i+1级数据选择器、所述第i+1级异或门的I0输入端，并将所述第i级待计算数据I1i作为所述第i级进位数据COi，输入至所述第i+1级数据选择器、所述第i+1级异或门的I0输入端； 或者，连接所述第i-1级数据选择器的输出端与所述第i+1级数据选择器、所述第i+1级异或门的I0输入端，并将第i-1级进位数据COi-1作为所述第i级进位数据COi输入至所述第i+1级数据选择器、所述第i+1级异或门的I0输入端； 若所述第i级异或门为所述待优化的元件，且所述第i级计算结果Oi为常量，则重构所述待优化的进位链的连接拓扑，包括：直接向所述和输入端输出预计算的第i级计算结果Oi； 若所述第i级异或门为所述待优化的元件，且所述第i-1级进位数据COi-1为常量0，则重构所述待优化的进位链的连接拓扑，包括： 连接所述信号数据输出端与所述和输入端，并将所述第i级信号数据Si作为所述第i级计算结果Oi输出； 若所述第i级异或门为所述待优化的元件，且所述第i-1级进位数据COi-1为常量1，则重构所述待优化的进位链的连接拓扑，包括：连接所述信号数据输出端与所述和输入端，并将所述第i级信号数据Si取反后作为所述第i级计算结果Oi输出。

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