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龙图腾网获悉电子科技大学申请的专利一种槽栅DMOS器件获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115332349B 。

龙图腾网通过国家知识产权局官网在2026-02-03发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202211030511.9，技术领域涉及：H10D30/64；该发明授权一种槽栅DMOS器件是由任敏;任心宇;雷清滢;叶昶宇;吴逸凝;李泽宏设计研发完成，并于2022-08-26向国家知识产权局提交的专利申请。

本一种槽栅DMOS器件在说明书摘要公布了：本发明属于功率半导体技术领域，涉及一种槽栅MOSFET结构，包括金属化漏极、位于金属化漏极之上的重掺杂第一导电类型半导体衬底、位于第一导电类型半导体衬底之上的轻掺杂第一导电类型半导体轻掺杂外延层；位于所述轻掺杂第一导电类型半导体轻掺杂外延层之上的第二导电类型半导体体区；本发明通过将沟道分为两个不同掺杂浓度部分的方法，既增加了沟道的长度，使迁移率对漏极电流温度系数的影响增大，从而更早的使器件进入电流负温度特性区间，降低器件漏极电流的零温度点，使器件更早的进入电流负温度特性区域，提高低压DMOS在小电流下的稳定性，又尽可能的减小沟道的电阻。

本发明授权一种槽栅DMOS器件在权利要求书中公布了：1.一种槽栅DMOS器件，其特征在于：包括金属化漏极1、位于金属化漏极1之上的重掺杂第一导电类型半导体衬底2、位于第一导电类型半导体衬底2之上的轻掺杂第一导电类型半导体轻掺杂外延层3；位于所述轻掺杂第一导电类型半导体轻掺杂外延层3之上的第二导电类型半导体体区4； 所述轻掺杂第一导电类型半导体轻掺杂外延层3的顶部具有沟槽，所述沟槽的下表面低于第二导电类型半导体体区4的下表面；所述沟槽内和第二导电类型半导体体区4的部分上表面设有多晶硅栅电极9；多晶硅栅电极9包括水平段和竖直段，多晶硅栅电极9的竖直段与第二导电类型半导体体区4通过侧壁栅氧化层14隔离，多晶硅栅电极9的水平段与第二导电类型半导体体区4通过横向栅氧化层10隔离，位于所述第二导电类型半导体体区4的顶部并与所述横向栅氧化层10相接触的区域为横向沟道区6；位于所述第二导电类型半导体体区4的侧面并与所述侧壁栅氧化层14相接触的区域为纵向沟道区5； 所述第二导电类型半导体体区4的顶部具有第一导电类型半导体重掺杂源区7和第二导电类型半导体重掺杂接触区8；所述第一导电类型半导体重掺杂源区7的侧面和横向沟道区6直接接触；所述第二导电类型半导体重掺杂接触区8、第一导电类型半导体重掺杂源区7通过金属通孔12与位于器件上表面的金属化源极13相接触；多晶硅栅电极9通过氧化层11实现了与金属化源极13、金属通孔12的隔离，通过侧壁栅氧化层14实现了与第一导电类型半导体重掺杂源区7、轻掺杂第一导电类型半导体轻掺杂外延层3的隔离；所述横向沟道区6和纵向沟道区5的掺杂浓度不同，具有不同的阈值电压； 重掺杂的掺杂浓度为1E18cm-3-1E19cm-3，轻掺杂的掺杂浓度为1E15cm-3-1E16cm-3； 横向延长沟道至横向沟道区6，增加沟道长度，使迁移率对漏极电流的影响增加，降低器件的零温度点对应的漏极电流ID*，提高器件的可靠性，横向沟道区6和纵向沟道区5的掺杂浓度不同，并且构成串联的电流流通路径，当多晶硅栅电极9为高电位时，纵向沟道区5形成，载流子不仅要纵向沟道区5，还要流经横向沟道区6，流经区域更长，因此迁移率对漏极电流的影响增加，从而使得零温度点降低，器件能够更早的进入电流负温度特性区域，同时，横向沟道区6由于掺杂浓度更低，阈值电压更低，因此电阻也更低，从而在提高沟道长度的同时尽可能减小沟道电阻，由于横向沟道区6和纵向沟道区5形成串联结构，因此阈值电压也不会因为横向沟道区的掺杂浓度降低而降低。

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