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龙图腾网获悉浙江大学;圣邦微电子(北京)股份有限公司申请的专利高速容性SAR型ADC的逻辑加速电路及逻辑加速的方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115276656B 。

龙图腾网通过国家知识产权局官网在2026-02-27发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202210252801.1，技术领域涉及：H03M1/46；该发明授权高速容性SAR型ADC的逻辑加速电路及逻辑加速的方法是由韩啸;韩雁;程志渊;谭磊;陈昌彦设计研发完成，并于2022-03-15向国家知识产权局提交的专利申请。

本高速容性SAR型ADC的逻辑加速电路及逻辑加速的方法在说明书摘要公布了：本发明公开了一种高速容性SAR型ADC的逻辑加速电路及逻辑加速的方法。逻辑加速电路，包括2路选择器、锁存器、比较器，和自适应异步时钟发生器；2路选择器，用于选择输出锁存器结果和比较器结果并连接到控制电容阵列模数转换器CDAC的开关中；锁存器，用于锁存比较器结果，并连接到2路选择器；比较器用于比较CDAC的输出值与参考电压Vrefref，并输出比较结果，比较结果输出给2路选择器，比较完成后产生一个比较完成的标志信号输出给自适应异步时钟发生器；自适应异步时钟发生器包括一个延时模块DELAY和若干个与非门、非门，用于控制逐次逼近步骤。本发明针对逻辑操作进行了加速，并且每位操作都可以进行加速。

本发明授权高速容性SAR型ADC的逻辑加速电路及逻辑加速的方法在权利要求书中公布了：1.一种采用高速容性SAR型ADC的逻辑加速电路进行逻辑加速的方法，其特征在于，所述的高速容性SAR型ADC的逻辑加速电路包括2路选择器MUX、锁存器LATCH、比较器Comparator，和自适应异步时钟发生器； 2路选择器，用于选择输出锁存器结果和比较器结果并连接到控制电容阵列模数转换器CDACCapacitivedatatoanalogconverter的开关中； 锁存器，用于锁存比较器结果，并连接到2路选择器； 比较器用于比较CDAC的输出值与参考电压Vref，并输出比较结果，比较结果输出给2路选择器，比较完成后产生一个比较完成的标志信号输出给自适应异步时钟发生器； 自适应异步时钟发生器包括一个延时模块DELAY和若干个与非门、非门，用于控制逐次逼近步骤； 进行逻辑加速的方法步骤如下： 1ADC受外部输入的采样时钟控制采样完成后，比较器开始工作；比较器完成每一次比较后，2路选择器选择比较器的比较结果，锁存器对比较结果进行锁存，锁存的结果一直保持到下次量化； 2根据比较器输出的比较完成的标志信号，自适应异步时钟发生器产生一个周期时长足够后续操作的异步时钟； 32路选择器先输出比较器输出的第i位比较结果，与此同时锁存器锁存第i位比较结果；根据异步时钟和额外的延时模块控制2路选择器的开关，在锁存器锁存完成后，输出由比较结果转换为锁存器结果，并一直保持到下次量化； 4第i位ADC输出数值DATA信号由D触发器输出，根据第i位2路选择器的输出结果对CDAC进行操作； 5锁存器完成锁存后便进行比较器的复位，异步时钟控制比较器进行下一次比较； 6重复步骤1到步骤5，直到逐次逼近完成对模拟信号的量化。

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