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龙图腾网获悉瑞萨电子株式会社申请的专利半导体器件获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN112151614B 。

龙图腾网通过国家知识产权局官网在2026-03-13发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202010572172.1，技术领域涉及：H10D30/60；该发明授权半导体器件是由嘉屋旨哲;永久克己;下村彰宏;柳川洋;森和久设计研发完成，并于2020-06-22向国家知识产权局提交的专利申请。

本半导体器件在说明书摘要公布了：本申请涉及半导体器件。为了减小导通电阻同时抑制具有超级结结构的垂直MOSFET的特性变化的增加，垂直MOSFET包括具有n型漂移区的半导体衬底、在n型漂移区的表面上形成的p型基极区、以预定间隔布置在p型基极区下部的n型漂移区中的多个p型列区、底表面到达比p型基极区更深的位置并且布置在相邻p型列区之间的多个沟槽、在多个沟槽中形成的多个栅极电极、和在栅极电极的侧面上的p型基极区中形成的n型源极区。

本发明授权半导体器件在权利要求书中公布了：1.一种包括垂直MOSFET的半导体器件，所述垂直MOSFET包括： 半导体衬底，所述半导体衬底具有第一导电类型的半导体层的漂移区； 与所述第一导电类型相反的第二导电类型的半导体层的基极区，所述基极区在所述漂移区的表面上形成； 所述第二导电类型的半导体层的多个列区，所述多个列区以预定间隔布置在所述漂移区中； 多个沟槽，在所述漂移区中形成，所述多个沟槽均具有比所述基极区更深的底表面，所述多个沟槽包括第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽在平面图中均被设置在所述多个列区中的两个相邻列区之间，使得：i所述第一沟槽和所述第二沟槽与所述两个相邻列区平行；以及ii所述第一沟槽和所述第二沟槽在平面图中被设置在所述两个相邻列区之间，但不与所述两个相邻列区重叠； 多个栅极电极，被形成为使得通过在所述多个沟槽的每个表面上形成的栅极绝缘层而嵌入在所述多个沟槽中；和 第一导电类型的半导体层的多个源极区，形成在所述基极区中，所述多个源极区在所述多个栅极电极的每一侧上形成， 其中所述多个栅极电极包括两个栅极电极， 其中在平面图中，所述两个栅极电极彼此相邻设置，且所述两个栅极电极之间没有设置任何列区， 其中所述多个列区和所述多个栅极电极在平面图中沿第一方向呈条状排列，并且 其中所述多个列区在所述半导体衬底的厚度方向上与所述基极区的底表面相隔预定距离，所述厚度方向垂直于所述第一方向。

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