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龙图腾网获悉东南大学申请的专利基于脉冲边沿计数方案的spike域存内计算电路及方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115482856B 。

龙图腾网通过国家知识产权局官网在2026-03-17发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202211221709.5，技术领域涉及：G11C11/417；该发明授权基于脉冲边沿计数方案的spike域存内计算电路及方法是由司鑫;蒲星宇;张伊然;郭安;何圣楠;张兆阳设计研发完成，并于2022-10-08向国家知识产权局提交的专利申请。

本基于脉冲边沿计数方案的spike域存内计算电路及方法在说明书摘要公布了：本发明公开了一种基于脉冲边沿计数方案的spike域存内计算电路及方法，该电路由多个存算单元在行上重复排列构成，每个存算单元包括SRAM存储单元阵列、局部延时单元，脉冲发生单元。SRAM存储单元阵列用于存储计算时需要的权重数据。外部输入数据与权重数据在脉冲发生单元中进行乘操作，每级脉冲发生电路进行乘操作后都与上一级脉冲发生电路的输出进行异或操作，从而产生新的输出。局部延时单元通过延时链控制脉冲产生的时间，保证多个脉冲发生电路产生的脉冲边沿的时序正确性。本发明实施例受工艺、电压、温度影响小，计算的准确度高；突破了模拟域存内计算中工作电压对计算精度的限制，容易实现高精度计算。

本发明授权基于脉冲边沿计数方案的spike域存内计算电路及方法在权利要求书中公布了：1.一种基于脉冲边沿计数方案的spike域存内计算电路，其特征在于：由k个存算单元在行上重复排列构成；所述存算单元包括SRAM存储单元阵列、局部延时单元，脉冲发生单元；其中k为非零自然数； 所述SRAM存储单元阵列包括多个SRAM存储单元，局部位线LBL，互补局部位线LBLB，全局位线GBL，互补全局位线GBLB，横向字线HWL，NMOS管N1，NMOS管N2；所述SRAM存储单元的权重存储节点均与局部位线LBL相连，所述SRAM存储单元的互补权重存储节点与互补局部位线LBLB相连；N1源极连接LBL，漏极连接GBL，栅极连接HWL；N2源极连接LBLB，漏极连接GBLB，栅极连接HWL； 所述局部延时单元包括PMOS管P1，NMOS管N3，NMOS管N4，反相器INV1；其中，P1的源极接电源VDD，漏极接N3漏极，栅极接外部输入的复位信号Reset；N3的源极接N4漏极，N3漏极接P1漏极，N3栅极接延时参考信号Tin；N4的源极接公共端VSS，漏极接N3的源极，栅极接外部输入的复位信号Reset；INV1的输入端接P1漏极，输出端输出信号Tout。

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