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龙图腾网获悉安徽大学申请的专利多位点积运算逻辑方法、多位点积和并行异或计算电路获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115691601B 。

龙图腾网通过国家知识产权局官网在2026-04-17发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202211382884.2，技术领域涉及：G11C11/40；该发明授权多位点积运算逻辑方法、多位点积和并行异或计算电路是由彭春雨;郑健;戴成虎;卢文娟;蔺智挺;周永亮;赵强;李鑫;吴秀龙设计研发完成，并于2022-11-07向国家知识产权局提交的专利申请。

本多位点积运算逻辑方法、多位点积和并行异或计算电路在说明书摘要公布了：本发明涉及位点积运算逻辑方法、多位点积和并行异或计算电路。该多位点积运算逻辑方法包括以下步骤：将一个4位操作数的电压信号通过字线WL1～WL4同步输入至预存有1位操作数的存储单元内；采集该存储单元的位线BL1～2和BLB1～2的电压信号，并分别转换成表征电压信号的二进制数；将表征BL1～2电压信号的1个二进制数作为被减数，与表征WL1～2中高电平个数的1个二进制数进行差值计算，得到1个表征BL1～2差值结果的二进制数；将表征差值结果的二进制数进行左移两位的移位操作后，并与表征BLB1～2运算结果的二进制数相加计算，得到所需运算结果。本发明可以同时对不同的字线进行多位点积运算实现4'b乘法。

本发明授权多位点积运算逻辑方法、多位点积和并行异或计算电路在权利要求书中公布了：1.一种多位点积运算逻辑方法，其特征在于，其应用于存内计算电路；所述存内计算电路包括由多个存储单元构成的存储阵列；所述存储单元采用由八个晶体管构成的8TSRAM存储单元；每个存储单元连接四条独立的字线WL1~WL4；每列存储单元共享位线BL1、BL2、BLB1、BLB2；每列位线BL1、BL2和BLB1、BLB2分别接在4个模数转换器ADC1、ADC2、ADC3、ADC4上； 所述多位点积运算逻辑方法包括以下步骤： 将一个4位操作数的电压信号通过字线WL1、WL2、WL3、WL4同步输入至预存有1位操作数的存储单元内； 采集该存储单元的位线BL1、BL2和BLB1、BLB2的电压信号，并分别转换成表征电压信号所代表的运算结果的二进制数； 将表征BL1、BL2电压信号的1个二进制数作为被减数，与表征WL1、WL2中高电平个数的1个二进制数进行差值计算，得到1个表征BL1、BL2差值结果的二进制数； 将表征差值结果的二进制数进行左移两位的移位操作后，并与表征BLB1、BLB2运算结果的二进制数相加计算，得到4位操作数与1位操作数的点积运算结果； 所述8TSRAM存储单元包括NMOS晶体管N0~N5和PMOS晶体管P0~P1；N2~N5的栅极与4条字线WL1~WL4一一对应连接，N2~N5的源极与4条位线BL1、BL2、BLB1、BLB2一一对应连接；N2、N4与存储节点Q相连，N3、N5与存储节点QB相连；P0和N0构成一个反相器，P1和N1构成另一个反相器，两个反相器形成交叉耦合结构对存储节点Q、QB的数据进行锁存，P0的源极与P1源极电连接到VCC，开启存储节点Q、QB节点对电源通路，N0的源极与N1的源极连接到VSS，开启存储节点Q、QB节点对地通路；N2、N3、N4和N5作为传输管，各自位于交叉耦合结构左右两侧作为SRAM双端口数据通路；N2和N4构成左通路，N3和N5构成右通路。

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