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最新专利技术
  • 一种半导体结构的形成方法、半导体结构及集成芯片
    一种半导体结构的形成方法、半导体结构及集成芯片_中芯国际集成电路制造(上海)有限公司_202410418161.6
    本发明涉及半导体技术领域， 特别涉及一种半导体结构的形成方法、半导体结构及集成芯片。该方法通过提供一半导体衬底；对所述半导体衬底的预设区域进行掺杂处理；在所述半导体衬底上形成第一目标层， 或者， 利用预设低温沉积工艺在所述半导体衬底上形成第...
    2025-11-20
  • MOS晶体管结构及其制备方法
    MOS晶体管结构及其制备方法_协芯科技有限公司_202410393559.9
    本发明实施例公开一种MOS晶体管结构的制备方法， 包括：提供基底， 所述基底包括外延区、第一阱区、第二阱区和源极区， 所述外延区具有第一表面， 所述第一阱区和所述第二阱区之间存在间距；在所述基底远离所述第一表面的一侧形成绝缘层， 所述绝缘层...
    2025-11-20
  • 一种IGBT芯片及其栅极耐压工艺制造方法
    一种IGBT芯片及其栅极耐压工艺制造方法_成都森未科技有限公司_202511318020.8
    本发明提出一种IGBT芯片及其栅极耐压工艺制造方法， 包括：对当前批次的IGBT晶圆进行p型离子注入工艺；对p型离子注入工艺后的IGBT晶圆进行p型离子退火工艺， p型离子退火工艺条件为1150℃/70min/N2+O2；对p型离子退火工艺...
    2025-11-20
  • 半导体器件及其制备方法
    半导体器件及其制备方法_华南理工大学_202510729197.0
    本申请公开了一种半导体器件及其制备方法， 其包括：半导体基板、第一导电型的漂移层、第二导电型的基极层、第一导电型的第一发射极层、第二导电型的第二发射极层、多个沟槽栅极和第二导电型的集电极层；其中， 沟槽栅极包括：栅极沟槽、栅极绝缘膜、第一栅...
    2025-11-20
  • 半导体装置及半导体装置的制造方法
    半导体装置及半导体装置的制造方法_株式会社东芝_202410934300.0
    本发明的实施方式涉及半导体装置以及半导体装置的制造方法。实施方式的半导体装置具备：第一电极， 包含第一金属层、第二金属层以及绝缘物；第二电极；半导体层， 设置于第一电极与第二电极之间；以及绝缘层， 设置于第一电极与半导体层之间， 第一电极具...
    2025-11-20
  • 半导体装置及其制造方法
    半导体装置及其制造方法_株式会社东芝_202410913079.0
    实施方式涉及半导体装置及其制造方法。半导体装置具备：第一电极、设置于所述第一电极上的半导体层、以及设置于半导体层上的第二电极。半导体层具有：第一导电型的第一半导体层， 包含稀土类元素；以及第二导电型的第二半导体层， 设置于第一半导体层上， ...
    2025-11-20
  • 半导体装置
    半导体装置_株式会社东芝_202410913076.7
    本发明的实施方式涉及半导体装置。实施方式的半导体装置具备：半导体层， 包含沿第一方向延伸的多个第一沟槽与多个第二沟槽；第一沟槽之中的第一栅极电极；第二沟槽之中的第二栅极电极；第一栅极布线， 包含第一上部金属层与第一下部金属层， 且电连接于第...
    2025-11-20
  • 半导体装置
    半导体装置_世界先进积体电路股份有限公司_202410403547.X
    一种半导体装置， 包含第一导电类型的第一井区设置于基底内， 第二导电类型的第一掺杂区埋藏于第一井区内， 其中第一掺杂区包含中间部分和周边部分， 且第一井区包含连续区块位于中间部分正上方。第二导电类型的第二掺杂区设置于第一井区内， 且位于第一...
    2025-11-20
  • 半导体结构及其形成方法
    半导体结构及其形成方法_长鑫科技集团股份有限公司_202510976339.3
    本公开是关于半导体技术领域， 涉及一种半导体结构及其形成方法， 该形成方法包括：在衬底上形成垫高层；在衬底内形成电容孔， 电容孔位于垫高层的一侧；形成随形覆盖衬底和垫高层共同构成的结构上的电容材料层， 电容材料层至少包括第一电极层、第二电极...
    2025-11-20
  • 半导体结构及其形成方法
    半导体结构及其形成方法_长鑫科技集团股份有限公司_202510976297.3
    本公开关于半导体技术领域， 涉及一种半导体结构及其形成方法， 该形成方法包括：形成衬底， 衬底具有电容孔；形成随形覆盖衬底的电容材料层；电容材料层至少包括第一电极层、第二电极层及位于第一电极层和第二电极层之间的第一介质层；第一电极层位于第二...
    2025-11-20
  • 基于TGV的多层玻璃基磁芯螺旋电感器设计和制造方法
    基于TGV的多层玻璃基磁芯螺旋电感器设计和制造方法_北京理工大学_202510678641.0
    基于TGV的多层玻璃基磁芯螺旋电感器设计和制造方法， 属于微电子集成系统三维电感领域。基于TGV的多层玻璃基磁芯螺旋电感器包括第一TGV结构、第二TGV结构、第一衬底层、第二衬底层、第一导体结构、第二导体结构、第一磁芯结构和第二磁芯结构。若...
    2025-11-20
  • 存储器结构
    存储器结构_浙江驰拓科技有限公司_202410443447.X
    本发明提供了一种存储器结构。该存储器结构包括：电连接的磁性隧道结和金属线， 电连接为串联连接或并联连接， 且在存储器结构为写入状态的情况下， 磁性隧道结具有击穿电压， 金属线具有熔断电压， 击穿电压和熔断电压的电压值不同。通过本申请， 解决...
    2025-11-20
  • 非易失性两端存储单元及其相关产品
    非易失性两端存储单元及其相关产品_昕原半导体(上海)有限公司_202510866688.X
    本申请公开了一种非易失性两端存储单元及其相关产品。该非易失性两端存储单元包括：N个转换层， 其中， N为大于2的正整数；N+1个电极层， 电极层与转换层交替堆叠；以及选择性导通装置， 具有与电极层一一对应的电压输出端口， 电压输出端口连接至...
    2025-11-20
  • 半导体器件以及用于制造半导体器件的方法
    半导体器件以及用于制造半导体器件的方法_爱思开海力士有限公司_202510381602.4
    提供一种半导体器件以及用于制造半导体器件的方法。半导体器件包括：衬底， 其包括单元区域、设置成在第一方向上与单元区域相邻的第一外围电路区域以及设置成在与第一方向相交的第二方向上与单元区域相邻的第二外围电路区域；第一下导线， 其设置在衬底之上...
    2025-11-20
  • 用于在线学习类脑芯片的磁随机存储器
    用于在线学习类脑芯片的磁随机存储器_北京航空航天大学_202510705468.9
    本申请提供一种用于在线学习类脑芯片的磁随机存储器， 所述装置包含第一MTJ、第二MTJ、顶电极、底电极、第一重金属层和第二重金属层；所述第一MTJ和所述第二MTJ设置于所述顶电极和所述底电极之间， 所述第一重金属层和所述第二重金属层分别沿着...
    2025-11-20
  • 磁存储单元制备方法
    磁存储单元制备方法_中电海康集团有限公司_202410388275.0
    本发明提供一种磁存储单元制备方法， 所述方法包括：提供一衬底， 所述衬底具有底电极；在所述衬底上形成自旋轨道矩提供层、磁隧道结叠层以及第一掩膜层；对所述第一掩膜层进行图案化， 并依据图案化后的第一掩膜层对磁隧道结叠层和自旋轨道矩提供层进行图...
    2025-11-20
  • 背面耦合铁电电容器的存储单元及其制备方法
    背面耦合铁电电容器的存储单元及其制备方法_中国科学院微电子研究所_202510560294.1
    本公开提出了一种背面耦合铁电电容器的存储单元， 包括：衬底、垂直纳米线晶体管和铁电电容器。其中， 垂直纳米线晶体管的漏极和纳米线沟道形成于衬底的第一侧， 环绕纳米线沟道形成具有环栅结构的栅极， 垂直纳米线晶体管的源极从纳米线沟道延伸到衬底的...
    2025-11-20
  • SONOS存储器元件及其制造方法
    SONOS存储器元件及其制造方法_力晶积成电子制造股份有限公司_202410503874.2
    本发明公开一种SONOS存储器元件及其制造方法， 其中该SONOS存储器元件包括基底、形成于基底内的源极线、形成于基底上的半导体外延层、元件隔离结构、沟槽、栅极、氧化层‑氮化层‑氧化层(ONO)堆叠层、漏极区以及位线。多个元件隔离结构形成于...
    2025-11-20
  • 半导体结构、存储器系统以及半导体结构的制造方法
    半导体结构、存储器系统以及半导体结构的制造方法_长江存储科技有限责任公司_202410451506.8
    本申请实施例提供了一种半导体结构、存储器系统以及半导体结构的制造方法。该半导体结构包括：堆叠结构， 包括交替叠置的第一介电层和栅极层；栅线隔离结构， 贯穿堆叠结构， 并包括沿第一方向排布的第一隔离部分和第二隔离部分， 第一隔离部分和第二隔离...
    2025-11-20
  • 半导体器件
    半导体器件_三星电子株式会社_202411824164.6
    一种半导体器件包括：第一基板；多个栅电极， 在垂直方向上堆叠在第一基板的上表面上， 所述多个栅电极在垂直方向上彼此间隔开；沟道结构， 穿过所述多个栅电极；第二基板， 设置在第一基板与所述多个栅电极中的最下面的栅电极之间， 第二基板包括第一表...
    2025-11-20
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