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最新专利技术
  • 一种具有阶梯LTO的LDMOS器件及其制造方法
    一种具有阶梯LTO的LDMOS器件及其制造方法_浙江大学_202510924039.0
    本发明公开了一种具有阶梯LTO的LDMOS器件及其制造方法。本发明在原有的LDMOS器件结构基础上增加了阶梯场板结构， 相比于原本的LDMOS器件结构， 在相同的漂移区掺杂浓度下， 阶梯场板LDMOS结构的漂移区可以更好的耗尽， 从而使等势...
    2025-11-22
  • 半导体装置
    半导体装置_株式会社东芝_202411112324.4
    提供能够提高耐量的半导体装置。根据一个实施方式， 半导体装置具有第1电极、第1～第3半导体区域、导电体及第2电极。导电体包含第1及第2栅极电极部、第1布线部、第1及第2连接部。第1栅极电极部位于第1部分之上。第2半导体区域位于第1栅极电极部...
    2025-11-22
  • 半导体装置
    半导体装置_株式会社东芝_202411164810.0
    提供栅极绝缘层的可靠性得以提高的半导体装置。实施方式的半导体装置具备第一电极、第二电极、以及第一电极与第二第二电极之间的具有第一面和第二面的半导体层。半导体层包括多个第一沟槽和与位于最端部的第一沟槽相邻的第二沟槽。半导体装置具备：位于第一沟...
    2025-11-22
  • 一种碳化硅MOSFET器件及其工艺
    一种碳化硅MOSFET器件及其工艺_陕西电子芯业时代科技有限公司_202510865689.2
    本发明提供一种碳化硅MOSFET器件及其工艺。所述碳化硅MOSFET器件包括：N+衬底和N‑外延层；所述N‑外延层的顶部设置有硬掩模， 所述N‑外延层上设置有PWELL区、JFET区以及沟道区， 所述沟道区与JFET区交界处的PWELL区侧...
    2025-11-22
  • 一种高K低K复合介质屏蔽栅功率器件及其制备方法
    一种高K低K复合介质屏蔽栅功率器件及其制备方法_济南晶恒电子有限责任公司_202510934145.7
    本申请涉及功率半导体技术领域， 提供了一种高K低K复合介质屏蔽栅功率器件及其制备方法， 其通过介质层的分区优化设计， 显著提升了器件的耐压能力与开关频率的兼容性， 其创新的非连续界面层设计有效降低了介质系统的界面态密度， 大幅改善了器件可靠...
    2025-11-22
  • 一种沟槽SiC MOSFET器件及其制备方法
    一种沟槽SiC MOSFET器件及其制备方法_复旦大学_202510941810.5
    本发明公开了一种沟槽SiC MOSFET器件及其制备方法；该制备方法包括：外延生长；第一次P型离子注入；第一级沟槽刻蚀；N型离子注入；第二次P型离子注入；第二级沟槽刻蚀；栅氧、多晶硅、层间绝缘层生长；金属淀积；本发明的有益效果在于：通过多级...
    2025-11-22
  • 半导体器件及其制备方法
    半导体器件及其制备方法_广东芯粤能半导体有限公司_202511266292.8
    本公开涉及一种半导体器件及其制备方法， 涉及半导体制造技术领域， 半导体器件中， 第一导电类型第一源区的顶面齐平于衬底顶面且外表面位于衬底内；第二导电类型第一阱环， 包覆第一源区的外表面， 且经由衬底顶面嵌入衬底内；第二导电类型半导体柱， ...
    2025-11-22
  • 堆叠型屏蔽栅场效应晶体管及其制备方法
    堆叠型屏蔽栅场效应晶体管及其制备方法_江苏长晶科技股份有限公司_202511300314.8
    堆叠型屏蔽栅场效应晶体管及其制备方法， 在SGT MOSFET的沟槽中， 包括一个控制栅电极和两个屏蔽栅电极， 两个屏蔽栅电极位于控制栅电极的上下两侧， 共用一个控制栅电极。本发明在和传统SGT相同的元胞宽度、漂移电阻规格下， 增加沟槽深度...
    2025-11-22
  • 一种具有嵌入式氧化埋层的耐压MOSFET器件及其制备方法
    一种具有嵌入式氧化埋层的耐压MOSFET器件及其制备方法_杭州谱析光晶半导体科技有限公司_202511308942.0
    本发明涉及MOS半导体技术领域， 且公开了一种具有嵌入式氧化埋层的耐压MOSFET器件及其制备方法， 包括若干相互并列的MOS元胞， 单个所述MOS元胞包括漏极、半导体外延层、源极和栅极， 所述半导体外延层包括N衬底层、N漂移层、N阱层、P...
    2025-11-22
  • 一种具有二阶氧化层的SiC MOSFET结构及其制备工艺
    一种具有二阶氧化层的SiC MOSFET结构及其制备工艺_杭州清芯微电子有限公司_202511309020.1
    本发明涉及MOS半导体技术领域， 且公开了一种具有二阶氧化层的SiC MOSFET结构及其制备工艺， 包括若干个相互并列的MOS元胞， 单个所述MOS元胞包括漏极、半导体外延层、栅极、源极和栅氧化层， 所述半导体外延层包括N衬底层、N漂移层...
    2025-11-22
  • 一种具有应变硅沟道的增强型MOSFET性能结构及其制造工艺
    一种具有应变硅沟道的增强型MOSFET性能结构及其制造工艺_杭州谱析光晶半导体科技有限公司_202511309178.9
    本发明公开了一种具有应变硅沟道的增强型MOSFET性能结构及其制造工艺， 属于半导体技术领域；包括由若干个相互并列的MOS元胞构成， 单个MOS元胞包括漏极、半导体外延层、源极和栅极；所述半导体外延层包括N衬底层、N漂移层、P+层、N阱层和...
    2025-11-22
  • 晶体管器件及制造方法、功率模块、功率转换电路
    晶体管器件及制造方法、功率模块、功率转换电路_安徽芯塔电子科技有限公司_202510935347.3
    本发明提供了晶体管器件及制造方法、功率模块、功率转换电路， 它包括依次层叠的第一掺杂类型衬底、第一掺杂类型缓冲层和第一掺杂类型漂移层；在所述第一掺杂类型漂移层内设置有阵列排布的有源柱， 所述有源柱的顶面与所述第一掺杂类型漂移层的顶面齐平；所...
    2025-11-22
  • 一种晶圆级巨量转印异质薄膜方法及系统
    一种晶圆级巨量转印异质薄膜方法及系统_中国科学院上海微系统与信息技术研究所_202510751405.7
    本发明涉及一种晶圆级巨量转印异质薄膜方法及系统， 本发明通过晶圆级转印方法可将不同种类的材料转移到同一衬底上， 从而实现多种功能器件面内集成， 进而实现多种类系统在同一衬底下制备。
    2025-11-22
  • 沟槽、沟槽栅的形成方法及半导体器件
    沟槽、沟槽栅的形成方法及半导体器件_芯联越州集成电路制造(绍兴)有限公司_202510989820.6
    本发明提供一种沟槽、沟槽栅的形成方法及半导体器件， 包括：提供碳化硅基底， 并在所述碳化硅基底上形成图形化的硬掩膜层；以图形化的所述硬掩膜层为掩膜刻蚀所述碳化硅基底， 以形成第一级沟槽；形成保护层， 所述保护层覆盖所述第一级沟槽的底壁及侧壁...
    2025-11-22
  • 绝缘栅极场效应管及其制备方法
    绝缘栅极场效应管及其制备方法_湖南虹安微电子有限责任公司_202410389239.6
    本发明实施例提供一种绝缘栅极场效应管， 包括沿第一方向依次叠设的半导体层、栅氧化物层、和栅极层；半导体层具有：漂移层， 第一掺杂型半导体层和第二掺杂型半导体层；漂移层具有第一子区， 第一子区位于栅氧化物层远离栅极层的一侧；第二掺杂型半导体层...
    2025-11-22
  • 绝缘栅极场效应管及其制备方法
    绝缘栅极场效应管及其制备方法_湖南虹安微电子有限责任公司_202410396053.3
    本发明实施例提供一种栅极绝缘场效应管包括：依次层叠的衬底层、掺杂半导体层、门极绝缘层和栅极层；掺杂半导体层包括：主体区；阱区， 与主体区的掺杂类型相反；阱区位于主体区远离衬底层的一端， 阱区包括第一注入区和第二注入区；第一注入区和第二注入区...
    2025-11-22
  • 半导体装置
    半导体装置_株式会社东芝_202411134482.X
    提供能够抑制阈值电压变动并且提高雪崩耐量的半导体装置。实施方式的半导体装置具备半导体层、第1电极、第2电极、第1导电型的第1半导体区域、第2导电型的第2半导体区域和第1导电型的第3半导体区域。半导体层具备第1部分及第2部分。第1部分具备：第...
    2025-11-22
  • 半导体装置及其制造方法
    半导体装置及其制造方法_株式会社东芝_202411142694.2
    提供能够抑制阈值电压的变动的半导体装置及其制造方法。根据一个实施方式， 半导体装置具备第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、栅极电极、金属层以及第二电极。第一半导体区域设置在第一电极之...
    2025-11-22
  • 功率半导体装置和生产功率半导体装置的方法
    功率半导体装置和生产功率半导体装置的方法_英飞凌科技奥地利有限公司_202510430855.6
    本公开涉及功率半导体装置和生产功率半导体装置的方法。在功率半导体装置(1)中， 除了阻挡层结构(15)之外， 还提供深半导体区(105)。阻挡层结构(15)在空间上与有源区(1‑2)中的沟槽结构(14， 16)分离， 并且被布置在功率半导体...
    2025-11-22
  • 深沟槽结构、超级结器件及其制造方法
    深沟槽结构、超级结器件及其制造方法_上海华虹宏力半导体制造有限公司_202510818459.0
    本发明公开了一种深沟槽结构、超级结器件及其制造方法， 所述深沟槽结构， 其第一导电类型外延上部正中间形成有浮栅。本发明将深沟槽中P型外延填充速度较快时在P柱封口处产生EPI void通过刻蚀去除， 所以本发明能够搭配使用更快的P型外延填充速...
    2025-11-22
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