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龙图腾网恭喜中电科申泰信息科技有限公司申请的专利一种可配置卷积累加处理装置及其方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119026654B 。

龙图腾网通过国家知识产权局官网在2025-04-01发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202411513938.3，技术领域涉及：G06N3/063；该发明授权一种可配置卷积累加处理装置及其方法是由何清;王少华;杨亮;庞博设计研发完成，并于2024-10-29向国家知识产权局提交的专利申请。

本一种可配置卷积累加处理装置及其方法在说明书摘要公布了：本发明属于深度学习加速器集成电路技术领域，特别涉及一种可配置卷积累加处理装置及其方法。包括卷积累加预处理模块、卷积累加控制模块、卷积累加加法阵列模块、卷积累加精度转换模块和卷积累加缓存模块，其中卷积累加控制模块根据卷积累加模式，选择进行累加运算的加法单元以及存储卷积累加运算结果的缓存单元，卷积累加精度转换模块接收来自卷积累加加法阵列模块的累加结果数据，对数据进行饱和截断处理，将卷积累加运算的最终卷积结果存入卷积累加输出缓存单元。本发明支持不同的卷积模式，不同的数据精度，具有与硬件信息匹配可以灵活配置的累加运算，提高卷积神经网络加速计算的并行度，且可扩展性好。

本发明授权一种可配置卷积累加处理装置及其方法在权利要求书中公布了：1.一种可配置卷积累加处理装置，其特征在于，包括：卷积累加预处理模块，接收来自配置总线的卷积模式、输入数据精度、输出累加最终结果缩放因子、截断参数以及输出矩阵的宽度和高度信息；其中所述卷积模式包括直接卷积和winograd卷积，所述输入数据精度包括int8和int16，根据所述卷积模式和输入数据精度生成卷积累加模式信息；同时接收来自卷积MAC阵列输出的卷积包信息；解析卷积包信息，生成卷积条带操作开始、卷积条带操作结束以及卷积条带通道结束标志；卷积累加控制模块，根据卷积累加模式信息控制选择进行卷积累加运算的加法单元以及卷积累加运算的缓存单元；当输入数据精度为int16时，选择使用int16加法单元对卷积部分和数据进行累加计算；当输入数据精度为int8时，同时选择使用int16和int8加法单元对卷积部分和数据进行累加计算；卷积累加加法阵列模块，由多路并行的加法单元组成，支持多路并行的累加运算；用于将卷积MAC阵列输出的部分和数据进行打包并拆分，生成卷积累加加数，完成卷积累加计算；卷积累加精度转换模块，接收卷积累加加法阵列模块的累加最终结果数据，根据配置信息对累加最终结果数据进行精度转换，并将精度转换后的卷积累加结果数据存入卷积累加输出缓存单元；卷积累加缓存模块，包括分别由8个SRAM组成的卷积累加中间结果数据缓存单元和卷积累加输出缓存单元；所述卷积累加中间结果数据缓存单元对卷积累加加法阵列模块输出的卷积累加运算的中间结果进行存储；当所述卷积累加模式为直接卷积且输入数据精度为int16时，设置为模式1；当所述卷积累加模式为直接卷积且输入数据精度为int8时，设置为模式2；当所述卷积累加模式为winograd卷积且输入数据精度为int16时，设置为模式3；当所述卷积累加模式为winograd卷积且输入数据精度为int8时，设置为模式4；当所述卷积累加模式为模式1时，对卷积条带操作内的每个卷积MAC阵列输出的部分和数据，启用一个int16加法单元做累加运算，并启用卷积累加中间结果数据缓存单元中的M_SRAM0，用于存储卷积累加运算得到的中间累加结果；启用卷积累加输出缓存单元中的D_SRAM0，用于存储经过卷积累加精度转换模块处理之后的卷积累加结果数据；当所述卷积累加模式为模式2时，对卷积条带操作内的每个卷积MAC阵列输出的部分和数据，同时启用一个int16和一个int8加法单元做累加运算，并分别启用卷积累加中间结果数据缓存单元中的M_SRAM0和M_SRAM4，用于存储卷积累加运算得到的中间累加结果，启用卷积累加输出缓存单元中的D_SRAM0和D_SRAM1，用于存储经过卷积累加精度转换模块处理之后的卷积累加结果数据；当所述卷积累加模式为模式3时，对卷积条带操作内的每个卷积MAC阵列输出的部分和数据，启用4个int16加法单元，并行做累加运算，并启用卷积累加中间数据结果缓存单元中的M_SRAM0~M_SRAM3，分别用于存储卷积累加运算得到的4个中间累加结果，启用卷积累加输出缓存单元中的D_SRAM0~D_SRAM3，存储经过卷积累加精度转换模块处理之后的4个卷积累加结果数据；当所述卷积累加模式为模式4时，对卷积条带操作内的每个卷积MAC阵列输出的部分和数据，同时启用4个int16和4个int8加法单元，并行做累加运算，并启用卷积累加中间数据结果缓存单元中的M_SRAM0~M_SRAM7，用于存储卷积累加运算得到的8个中间累加结果，启用卷积累加输出缓存单元中的D_SRAM0~D_SRAM7，用于存储经过卷积累加精度转换模块处理之后的卷积累加结果数据。

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