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龙图腾网恭喜重庆大学申请的专利轻量级片上学习FPGA硬件架构及其设计方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115115039B 。

龙图腾网通过国家知识产权局官网在2025-04-22发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202210713374.2，技术领域涉及：G06N3/06；该发明授权轻量级片上学习FPGA硬件架构及其设计方法是由石匆;张靖雅;田敏;王腾霄;王海冰;何俊贤;卢靖;高灏然设计研发完成，并于2022-06-22向国家知识产权局提交的专利申请。

本轻量级片上学习FPGA硬件架构及其设计方法在说明书摘要公布了：本发明公开了一种轻量级片上学习FPGA硬件架构及其设计方法，以脉冲神经网络结构为基础，结合压缩感知规则和Tempotron算法，构建轻量级脉冲神经网络，压缩感知层直接发射脉冲，并在传统的Tempotron算法中加入膜电位和Trace协同复位机制，并以事件驱动的方式进行，提高了计算效率，易于硬件实现。本发明提高了计算速度，降低了硬件资源消耗。

本发明授权轻量级片上学习FPGA硬件架构及其设计方法在权利要求书中公布了：1.一种轻量级片上学习FPGA硬件架构的设计方法，其特征在于，包括以下步骤：步骤一、设计Compressive-Tempotron两层脉冲神经网络架构、软件定点模拟，具体包括：步骤1-1.确定对输入图像的编码方式：输入层采用多脉冲时间编码将图像的像素转换为脉冲序列，其中，多脉冲时间编码采用泄漏累积发射神经元模型：Vmt＝Vmt-1+β×x1其中：t是当前时间步，t-1是上一个时间步，Vm是神经元膜电位，x是单个像素点的像素值，β是像素随时间线性增长的增长率；当膜电位累加到预先设定好的阈值时，神经元发射脉冲，并立即回到0，随后再次随着时间线性增长；步骤1-2.确定脉冲特征提取规则，改进特征提取层：压缩感知层从输入层送入的脉冲中提取具有时空信息的脉冲特征，在一幅图中，随机选择两个正极性patches，以及两个负极性patches；每个patch由位置、大小和极性三个属性确定，其中，位置和大小为随机选择；压缩感知层和Tempotron层均基于事件驱动；压缩感知层采用具有生物似然性的泄漏累积发射神经元模型，其膜电位以事件驱动的形式描述为: 其中：τm是第一时间衰减常数，tp是突触前脉冲到达第p个patch的时间，tprev是在当前时间之前突触前脉冲到达任一突触的时间，V是突触后神经元的膜电位，Patch的极性值由+1-1表示，即+1表示patch极性为正，-1表示patch极性为负，Sp为第p个patch的面积与其极性的乘积；步骤1-3.确定学习层算法，改进Tempotron层；对传统Tempotron学习规则进行了改进，具体为：基于事件驱动的突触后神经元膜电位描述为: 其中：ti是突触前脉冲到达第i个突触的时间，ωi为第i个突触的权重，V为突触后神经元的膜电位；当神经元膜电位超过预先设定的阈值时，复位至原来的α倍，0≤α1，随后神经元膜电位继续累加-发射-复位；使用单核PSP进行权重更新，其中，单核PSP为: 其中：τ为第二时间衰减常数，tmax为在时间窗口内突触后神经元膜电位达到最大值的时间，ti是突触前脉冲到达第i个突触的时间；权重更新时，ti应小于等于tmax，权重更新描述为: 其中:λ是学习率；步骤1-4、软件定点模拟：通过定点软件仿真，评估Compressive-Tempotron神经网络在MNIST数据集的正确率。步骤二、设计硬件架构：将Compressive-Tempotron神经网络部署在FPGA中；将式5中的累加项改写为事件驱动的突触trace更新方式，具体为： 其中：τ为第二时间衰减常数，tmax为在时间窗口内神经元膜电位达到最大值的时间，tprev是在当前时间之前突触前脉冲到达任一突触的时间，Qi是第i个突触的突触trace；当神经元接收到一个突触前脉冲时，它的膜电位根据式3进行更新，并将突触traceQit乘上exp-Δtiτ，然后增加1；如果更新后的膜电位大于最大膜电位，则用神经元的当前膜电位更新其最大膜电位，并备份当前的突触trace；当突触后神经元发射脉冲，突触trace与突触后神经元膜电位协同复位至原来的α倍；当处理完一张图的所有事件后，将-λQitmax或λQitmax加到突触权重以完成式5中。

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