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龙图腾网恭喜杭州立昂微电子股份有限公司申请的专利一种肖特基势垒二极管及其制造方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119364782B 。

龙图腾网通过国家知识产权局官网在2025-04-25发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202411910085.7，技术领域涉及：H10D8/60；该发明授权一种肖特基势垒二极管及其制造方法是由刘伟设计研发完成，并于2024-12-24向国家知识产权局提交的专利申请。

本一种肖特基势垒二极管及其制造方法在说明书摘要公布了：本发明公开了一种肖特基势垒二极管及其制造方法。该二极管的沟槽由上中下三个柱形口构成台阶状；沟槽内填充导电多晶硅；介质层将导电多晶硅与沟槽内壁外延层隔离，且上柱形口侧壁以及下柱形口内壁的介质层相对厚、中部柱形口侧壁的介质层相对薄，使得沟槽内壁的介质层形成上下厚、中部薄的分布。由于沟槽下部介质层较厚，反向偏置时承担压降增加，提高器件反向阻断能力；沟槽中部介质层薄，反向偏置时利于台面外延层中形成耗尽夹断，改善器件反向阻断性能；沟槽最上部介质层厚，只需少量多晶硅完成沟槽填充、降低成本，还可增大器件上表面多晶硅与外延层的距离，弱化势垒合金过程中多晶硅掺杂杂质通过势垒金属向外延层扩散、改善反向阻断漏电。

本发明授权一种肖特基势垒二极管及其制造方法在权利要求书中公布了：1.一种肖特基势垒二极管，其特征在于，包括：第一导电类型重掺杂的半导体衬底；位于所述衬底上表面的、第一导电类型轻掺杂的半导体外延层；位于所述外延层中、开口于所述外延层上表面并向所述外延层内延伸的一系列周期排布的沟槽；其中，相邻所述沟槽之间的外延层形成台面结构；填充于沟槽内的第一导电类型重掺杂的导电多晶硅；覆盖所述沟槽的内壁且用以隔离所述导电多晶硅与所述外延层的第一隔离介质层；覆盖所述台面结构区的外延层上表面的肖特基势垒金属层；覆盖所述导电多晶硅上表面的欧姆接触金属层；由所述第一隔离介质层向上延伸形成、并隔离所述肖特基势垒金属层和所述欧姆接触金属层的第二隔离介质层；覆盖所述肖特基势垒二极管上表面的阳极金属层；以及位于所述衬底下表面的阴极金属层，所述衬底下表面与所述阴极金属层形成欧姆接触；其中，所述沟槽为上中下连通的三个柱形口构成，从上到下依次为上柱形口、中部柱形口和下柱形口；且上柱形口的内径和下柱形口的内径均大于中部柱形口、下柱形口内径大于上柱形口的内径；上柱形口和中部柱形口、中部柱形口和下柱形口的连通处均形成台阶状；其中，所述第一隔离介质层由第一上隔离介质层、第一中隔离介质层和第一下隔离介质层三部分构成，其中所述第一下隔离介质层覆盖于所述沟槽的下柱形口的内壁、第一上隔离介质层覆盖于所述上柱形口的侧壁；第一中隔离介质层覆盖于所述中部柱形口的内壁；且相比第一上隔离介质层和第一下隔离介质层，第一中隔离介质层的厚度最小。

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