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龙图腾网恭喜天津大学申请的专利可实现相关多采样的低功耗DDR计数器获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115278125B 。

龙图腾网通过国家知识产权局官网在2025-05-06发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202210943518.3，技术领域涉及：H04N25/671；该发明授权可实现相关多采样的低功耗DDR计数器是由徐江涛;查万斌;高志远;聂凯明;高静设计研发完成，并于2022-08-08向国家知识产权局提交的专利申请。

本可实现相关多采样的低功耗DDR计数器在说明书摘要公布了：本发明涉及CMOS图像传感器中读出电路设计领域，为提出一种采用锁存器作为第1级计数器、在整个计数周期结束后进行自动校正的设计，在提高SSADC量化速度的同时，能够降低其整体功耗，并且基于按位取反电路实现相关多采样功能。本发明，可实现相关多采样的低功耗DDR计数器，包括第1bit电路、第2bit电路、N‑2bit可复用电路以及校正电路，N为正整数。本发明主要应用于CMOS图像传感器中读出电路设计制造场合。

本发明授权可实现相关多采样的低功耗DDR计数器在权利要求书中公布了：1.一种可实现相关多采样的低功耗DDR计数器，其特征是，包括第1bit电路、第2bit电路、N-2bit可复用电路以及校正电路，N为正整数；所述计数器的输入信号包括时钟MCLK、比较器输出COMPOUT、控制信号BWI_CK1、控制信号BWI|_CK2、控制信号LSB_RN_CAL、控制信号BWI_CK1_CAL、控制信号BWI_CK2_SLSB、控制信号LLAT、控制信号LLATB、控制信号S_LSB；所述计数器的输出信号为D1:N；所述第1bit电路由锁存器LATCH1组成，所述LATCH1的输入D端接时钟MCLK，所述LATCH1的输入G端接比较器输出COMPOUT，所述LATCH1的复位端R接校正电路的输出RN_LSB，所述LATCH1的置位端S接置位信号S_LSB，所述LATCH1的输出端Q为计数器的最低位输出D1，所述D1接入第2bit电路的按位取反模块BWI1的输入IN端和校正电路传输门TG1的输入；所述校正电路由传输门TG1、传输门TG2、D触发器DFF1、D触发器DFF2、多路选择器、锁存器LATCH3、反相器IV1、反相器IV2、或门OR1、与门AN1组成；所述校正电路中所述TG1的输入接所述第1bit电路输出D1，所述TG1的输出接所述TG2的输入端和所述DFF1的输入端CLK，所述TG1的正向控制端接LLAT，反相控制端接LLATB；所述TG2的输入端接所述TG1的输出，所述TG2的输出端接地，所述TG2的正向控制端接LLATB，反相控制端接LLAT；所述DFF1的反向输出端接所述DFF1的输入端D、所述DFF2的输入端CLK以及所述LATCH3的输入端D；所述DFF2的输出端Q接所述多路选择器的1输入端，所述DFF2的输出端接所述多路选择器的0输入端、所述多路选择器的S输入端以及所述LATHC3的G输入端；所述多路选择器的输出端接所述DFF2的输入端D；所述LATCH3的输出为BWI_CK2_CTL；所述OR1的输入一端为所述DFF1的输出经过所述IV1之后的信号，另一端为LSB_RN_CAL，所述OR1的输出信号为RN_LSB；所述AN1的输入一端为所述DFF1的输出第二端为所述DFF2的输出经过所述IV2之后的信号，第三端为BWI_CK1_CTL，所述AN1的输出为BWI_CK1_CTL；所述第2bit电路由或门OR2、或门OR3、与门AN2、按位取反模块BWI1、D触发器DFF3组成；所述OR2的输入接BWI_CK2_SLSB和BWI_CK2_CTL，输出接所述AN2的一端输入；所述AN2的输入端分别接BWI_CK2和OR2的输出，所述AN2的输出接所述BWI1输入；所述OR3的输入分别接BWI_CK1和BWI_CK1_CTL，所述OR3的输出接所述BWI1的输入；所述BWI1的输出接DFF3的输入CLK；所述DFF3的输出段为计数器第2bit的输出D2，所述D2接所述DFF3的输入D端和所述N--2bit可复用电路的BWI模块IN端；所述N-2bit可复用电路由N-2个同样的电路结构首位相接组成，每个电路包括按位取反模块BWIR和D触发器DFFR；所述BWIR的输入端IN接前1bit电路的输出DN；所述BWIR的其他两个输入端接BWI_CK1和BWI_CK2，所述BWIR的输出BWI_OUT接所述DFFR的输入端CLK；所述DFFR的输出为该bit计数器的输出DN，DN接所述DFFR的输入D端和所述N-2bit可复用电路下一bit电路的按位取反模块IN端。

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