买专利卖专利找龙图腾，真高效！ 查专利查商标用IPTOP,全免费！专利年费监控用IP管家,真方便！

摘要：本发明提供一种2bits per circle高速逐次逼近型模数转换器，包括开关S2、采样开关S1和S3、电容阵列DAC1和DAC2、比较器COMP1‑COMP3、编码电路、与电容阵列DAC1对应的开关阵列SW1和与电容阵列DAC2对应的开关阵列SW2，以及移位寄存器和数字校正单元。本发明提供的模数转换器，相比于传统1bit per circle结构的逐次逼近型模数转换器其工作速度可以提高一倍，相比于传统2bit per circle结构的逐次逼近型模数转换器，可以在高位大电容不完全建立的情况下，继续进行逐次逼近过程并且不会因此发生错误，且不需要加入冗余位电容来补偿前级大电容建立不完全所造成的误差；且由于编码电路的存在，可以有效的实现从温度计码到二进制码的转换，并且还可通过随机化选通三个比较器来减小比较器所带来的固有误差。

主权项：一种2bits per circle高速逐次逼近型模数转换器，其特征在于，包括：开关S2、采样开关S1和S3，适于根据采样信号进行导通，且当高位大电容已经完成建立时，开关S1和S3仍然保持断开，而开关S2第二次导通；电容阵列DAC1和DAC2，适于电路处于采样阶段且当开关S1、S2和S3同时闭合时，其采样极板同时对输入信号VIN+和VIN‑进行采样；并适于当高位大电容已经完成建立时，电容阵列DAC2的电容非采样极板重新置位为采样时的状态，而电容阵列DAC1的电容保持接对应的基准电压，再经历一次逐次逼近的过程；比较器COMP1、COMP2和COMP3，适于电路处于采样结束后且当开关S1、S2和S3同时断开时，将电容阵列DAC1和DAC2采样极板上的电压VP与VN之差和三个基准电压同时进行比较，三个比较器每次比较输出一个三位温度计码；编码电路，适于将该三位温度计码转换为两位二进制码，实现每个比较周期输出两位数字码；与电容阵列DAC1对应的开关阵列SW1以及与电容阵列DAC2对应的开关阵列SW2，适于将每个比较周期产生的两位数字码，同时依次从最高位到最低位逐级控制电容阵列DAC2和DAC1相应的两位电容接对应的基准电压，当电容阵列DAC2的电容都接上对应的基准电压时，电容阵列DAC1也完成了和对应基准的连接，且高位大电容已经完成建立；移位寄存器和数字校正单元，适于对每个比较周期输出的两个数字码进行整合后并行输出。

全文数据：一种2bitspercireIe高速逐次逼近型模数转换器技术领域[0001]本发明属于模拟或数模混合集成电路技术领域，具体涉及一种2bitspercircle高速逐次逼近型模数转换器。背景技术[0002]近年来，随着CMOS集成电路工艺水平的不断提高，对逐次逼近型模数转换器的研究也随之深入。以下将对两种传统结构的逐次逼近型模数转换的优点和缺点进行简单分析。[0003]对于传统Ibitpercircle结构的逐次逼近型模数转换器，通常采用一个电容阵列和一个比较器的结构，其原理图如图1所示，其工作原理为：当电路处于采样阶段时，采样开关Sl导通，电容阵列DAC的采样极板对输入信号VIN+和VIN-进行采样，非采样极板接共模电压VCM，采样阶段结束后，开关Sl断开，比较器COMP对电容阵列DAC采样极板上的电压VP和VN进行逐次比较，每次比较周期输出一个数字码，通过比较器每一次比较后的一个输出结果，从最高位到最低位逐级控制电容阵列DAC中的每一位电容，直至逐次逼近过程结束。这种结构的优点是结构比较简单，在每个比较周期中只需要一个电容完全建立，所需的建立时间较短，即使某个电容不能完全建立，也可以通过在后级插入冗余位的方式来进行补偿，但其缺点在于，对于一个N位的逐次逼近型模数转换器，需要至少N个比较周期才能得到最终的结果，因而很难适应高速应用的要求。[0004]基于上述问题，出现了2bitspercircle结构的逐次逼近型模数转换器，该种结构通常采用一个电容阵列和三个比较器，其原理图如图2所示，其工作原理为：当电路处于采样阶段时，采样开关Sl导通，电容阵列DAC的采样极板对输入信号VIN+和VIN-进行采样，非采样极板接共模电压VCM，采样阶段结束后，开关Sl断开，比较器C0MPUC0MP2和C0MP3对电容阵列DAC采样极板上的电压VP和VN进行逐次比较，由于三个比较器的存在，可以将采样极板上的电压VP与VN之差和三个基准电压同时进行比较，然后通过编码电路ENCODE，将三个比较器每一次比较后输出的三位温度计码转换为两位二进制码，即每次比较周期输出两个数字码C0DEMC0DEL，通过三个比较器每一次比较后的一个输出结果，从最高位到最低位逐级控制电容阵列DAC中的每两位电容，直至逐次逼近过程结束。因此，对于一个N位的逐次逼近型模数转换器，只需要N2个比较周期就能得到最终的结果，相比于传统Ibitpercircle结构的逐次逼近型模数转换器，其工作速度为原来的两倍，大大提高了逐次逼近型模数转换器的工作速度。但是，本发明的发明人经过研究发现，这种结构也存在其自身的缺点：由于在每个逼近周期中需要两个电容同时建立，当需要最高位和次高位电容同时完全建立时，会需要很长的建立时间，严重影响整个电路的工作速度，同时也很难采用插入冗余位的方法在此后的逼近过程中进行补偿。所以，上述两种逐次逼近型模数转换器都存在一定的问题。发明内容[0005]针对现有技术中Ibitpercircle结构的逐次逼近型模数转换器工作速度较慢，很难适应高速应用的要求，以及2bitpercircle结构的逐次逼近型模数转换器在每个逼近周期中需要两个电容同时建立，会需要很长的建立时间，严重影响整个电路的工作速度，同时也很难采用插入冗余位的方法在此后的逼近过程中进行补偿的技术问题，本发明提供一种新型2bitpercircle结构的高速逐次逼近型模数转换器。[0006]为了实现上述目的，本发明采用如下技术方案：[0007]一种2bitspercircle高速逐次逼近型模数转换器，包括：[0008]开关S2、采样开关Sl和S3,适于根据采样信号进行导通，且当高位大电容已经完成建立时，开关Sl和S3仍然保持断开，而开关S2第二次导通；[0009]电容阵列DACl和DAC2,适于电路处于采样阶段且当开关S1、S2和S3同时闭合时，其采样极板同时对输入信号VIN+和VIN-进行采样;并适于当高位大电容已经完成建立时，电容阵列DAC2的电容非采样极板重新置位为采样时的状态，而电容阵列DACl的电容保持接对应的基准电压，再经历一次逐次逼近的过程；[0010]比较器C0MPUC0MP2和C0MP3,适于电路处于采样结束后且当开关S1、S2和S3同时断开时，将电容阵列DACl和DAC2采样极板上的电压VP与VN之差和三个基准电压同时进行比较，三个比较器每次比较输出一个三位温度计码；[0011]编码电路，适于将该三位温度计码转换为两位二进制码，实现每个比较周期输出两位数字码；[0012]与电容阵列DACl对应的开关阵列SWl以及与电容阵列DAC2对应的开关阵列SW2,适于将每个比较周期产生的两位数字码，同时依次从最高位到最低位逐级控制电容阵列DAC2和DACl相应的两位电容接对应的基准电压，当电容阵列DAC2的电容都接上对应的基准电压时，电容阵列DACl也完成了和对应基准的连接，且高位大电容已经完成建立；[0013]移位寄存器和数字校正单元，适于对每个比较周期输出的两个数字码进行整合后并"Γτ输出。[0014]本发明提供的2bitspercircle高速逐次逼近型模数转换器，相比于传统Ibitpercircle结构的逐次逼近型模数转换器其工作速度可以提高一倍，相比于传统2bitpercircle结构的逐次逼近型模数转换器，可以在高位大电容不完全建立的情况下，继续进行逐次逼近过程并且不会因此发生错误，且不需要加入冗余位电容来补偿前级大电容建立不完全所造成的误差；同时，由于编码电路的存在，可以有效的实现从温度计码到二进制码的转换，并且还可通过随机化选通三个比较器来减小比较器所带来的固有误差。[0015]进一步，所述电容阵列DACl为高位电容阵列，其包括N个并联的电容，N为偶数，N个电容大小从最高位到最低位依次为其中C为单位电容的容值;电容阵列DAC2为低位电容阵列，其包括N+1个并联的电容，N+1个电容大小从最高位到最低位依次为其中C为单位电容的容值，DAC2中的最低位电容C的非采样极板始终接共模电压VCM。[0016]进一步，所述电容阵列DACl和DAC2的采样极板可通过采样开关Sl和S3进行采样，并可通过开关S2来控制这两个采样极板是否连接在一起。[0017]进一步，所述编码电路包括低位数字码产生电路和高位数字码产生电路，该低位数字码产生电路包括一个同或门和一个与门，同或门的两个输入端与比较器C0MP2和C0MP3的正向输出端连接，与门的两个输入端与同或门的输出端和比较器COMP1的正向输出端连接，与门的输出端产生两位数字码中的低位，记为CODEL;该高位数字码产生电路包括一个与门和一个或门，与门的两个输入端与比较器COMPl和C0MP2的正向输出端连接，或门的两个输入端与与门的输出端和比较器C0MP3的正向输出端连接，或门的输出端产生两位数字码中的高位，记为CODBL[0018]进一步，所述模数转换器还包括与每个所述比较器输出端对应连接的与非门，该与非门的输出端输出时钟信号Valid。[0019]进一步，所述移位寄存器包括N个D触发器DFFl、N-1个反相器和N个D触发器DFF2,N为不小于3的正整数;其中，所述时钟信号Valid与每个D触发器DFFl的时钟端相连，第一个至第N个D触发器DFFl的复位端S连接采样信号Clks，第一个D触发器DFFl的输入端D连接电源VDD，每个D触发器DFFl的输出端Q依次连接其下一个D触发器DFFl的输入端D，且第一个至第N个D触发器DFFl的输出端Q依次输出第一输出信号Clkl至ClkN，所述第一个至第N个D触发器DFFl的输出端Q依次对应连接第一个至第N-I个反相器输入端，且每个反相器的输出端依次连接其对应D触发器DFF2的复位端S;第一个至第N个D触发器DFF2的锁存端L一一对应连接第一个至第N个D触发器DFFl的输出端Q，第一个D触发器DFF2的复位端S连接采样信号Clks，且第一个至第N-I个反相器的输出端一一对应连接第2个至第N个D触发器DFF2的复位端S，所述比较器的输出端连接每个D触发器DFF2的输入端，所述时钟信号Valid与每个D触发器DFF2的时钟端相连，第一个至第N个D触发器DFF2的输出端依次输出第二输出信号Dl至DN0[0020]进一步，所述D触发器DFFl包括第一或门、第一反相器、第二反相器、第三反相器、第一NMOS管、第一传输门和第二传输门；其中，所述第一或门的输入端与时钟信号和置位信号连接，输出端与第一反相器的输入端连接，所述第一或门和第一反相器的输出端分别与第一传输门和第二传输门的两个控制端连接，D触发器DFFl的输入信号接第一传输门的一端，另一端接第一NMOS管的漏极和第二反相器的输入端，第一NMOS管的源极接地，栅极与置位信号连接，第二反相器的输出端接第二传输门的一端，另一端接第三反相器的输入端，第三反相器的输出VOUT作为D触发器DFFl的输出信号。[0021]进一步，所述D触发器DFF2包括第二或门、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第二NMOS管、第三传输门、第四传输门和第五传输门；其中，所述第二或门的输入端与时钟信号、锁存信号和置位信号连接，输出端与第四反相器的输入端连接，且锁存信号还与第五反相器的输入端连接，所述第二或门和第四反相器的输出端分别与第三传输门和第四传输门的两个控制端连接，锁存信号和第五反相器的输出端与第五传输门的两个控制端连接，D触发器DFF2的输入信号接第三传输门的一端，另一端接第二NMOS管的漏极、第六反相器的输入端和第五传输门的一端，第二NMOS管的源极接地，栅极与置位信号连接，第六反相器的输出端接第四传输门的一端，另一端接第七反相器的输入端，第七反相器的输出VOUT作为D触发器DFF2的输出信号；同时，第二NMOS管的漏极和第五传输门相连的一端，作为串联的第八反相器和第九反相器的输入端，两个串联反相器的输出端与第五传输门的另一端相连。[0022]进一步，所述模数转换器还包括一个或门，所述或门的一个输入端与采样信号Clks连接，另一个输入端与最末一个D触发器DFFl的输出端Q和最末一个D触发器DFF2的锁存端L连接。[0023]进一步，所述开关阵列SWl和SW2均包括多组开关，每组开关包括两个对称设置的开关电容单元，每个开关电容单元包括一个与非门、一个与门、第十反相器、第十一反相器和第十二反相器，与非门和与门的一个输入端与时钟信号Clki相连，编码电路的输出信号CODEM⑵连接到第十反相器的输入端和与门的另一个输入端，第十反相器的输出端连接到与非门的另一个输入端，与非门的输出端连接第十一反相器的输入端，与门的输出端连接第十二反相器的输入端，第十一反相器和第十二反相器的输出端分别连接两个相同的电容的一个极板。附图说明[0024]图1是传统Ibitpercircle逐次逼近型模数转换器的原理示意图。[0025]图2是传统2bitpercircle逐次逼近型模数转换器的原理示意图。[0026]图3是本发明提供的2bitpercircle高速逐次逼近型模数转换器的原理示意图。[0027]图4是图3中电容阵列DACl的相关工作原理示意图。[0028]图5是图3中电容阵列DACl的相关工作时序示意图。[0029]图6是本发明提供的D触发器DFFl的原理示意图。.[0030]图7是本发明提供的D触发器DFF2的原理示意图。[0031]图8是图3中电容阵列DAC2的相关工作原理示意图。[0032]图9是图3中电容阵列DAC2的相关工作时序示意图。[0033]图10是本发明提供的开关电容单元的原理示意图。[0034]图11是图3中编码电路的电路原理不意图。[0035]图12是本发明提供的Sbits模数转换器的实例应用原理示意图。[0036]图13是本发明提供的12bits模数转换器的实例应用原理示意图。具体实施方式[0037]为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示，进一步阐述本发明。[0038]请参考图3所示，本发明提供一种2bitspercircle高速逐次逼近型模数转换器，包括采样开关Sl和S3、开关S2、电容阵列DACl和DAC2、与电容阵列DACl对应的开关阵列SWl、与电容阵列DAC2对应的开关阵列SW2、比较器C0MP1、C0MP2和C0MP3、编码电路ENCODE以及移位寄存器和数字校正单元SARREGANDDIGITALCORRECTION;其中，[0039]开关S2、采样开关SI和S3,适于根据采样信号进行导通，且当高位大电容已经完成建立时，开关Sl和S3仍然保持断开，而开关S2第二次导通；[0040]电容阵列DACl和DAC2,适于电路处于采样阶段且当开关S1、S2和S3同时闭合时，其采样极板同时对输入信号VIN+和VIN-进行采样;并适于当高位大电容已经完成建立时，电容阵列DAC2的电容非采样极板重新置位为采样时的状态，而电容阵列DACl的电容保持接对应的基准电压，再经历一次逐次逼近的过程；[0041]比较器C0MPUC0MP2和C0MP3,适于电路处于采样结束后且当开关S1、S2和S3同时断开时，将电容阵列DACl和DAC2采样极板上的电压VP与VN之差和三个基准电压同时进行比较，三个比较器每次比较输出一个三位温度计码；[0042]编码电路EN⑶DE，适于将该三位温度计码转换为两位二进制码，实现每个比较周期输出两位数字码；[0043]与电容阵列DACl对应的开关阵列SWl以及与电容阵列DAC2对应的开关阵列SW2,适于将每个比较周期产生的两位数字码，同时依次从最高位到最低位逐级控制电容阵列DAC2和DACl相应的两位电容接对应的基准电压，当电容阵列DAC2的电容都接上对应的基准电压时，电容阵列DACl也完成了和对应基准的连接，且高位大电容已经完成建立；[0044]移位寄存器和数字校正单元SARREGANDDIGITALCORRECTION，适于对每个比较周期输出的两个数字码进行整合后并行输出。[0045]本发明提供的2bitspercircle高速逐次逼近型模数转换器，相比于传统Ibitpercircle结构的逐次逼近型模数转换器其工作速度可以提高一倍，相比于传统2bitpercircle结构的逐次逼近型模数转换器，可以在高位大电容不完全建立的情况下，继续进行逐次逼近过程并且不会因此发生错误，且不需要加入冗余位电容来补偿前级大电容建立不完全所造成的误差；同时，由于编码电路的存在，可以有效的实现从温度计码到二进制码的转换，并且还可通过随机化选通三个比较器来减小比较器所带来的固有误差。[0046]请参考图3所示的2bitspercircle高速逐次逼近型模数转换器，其工作原理具体为：当电路处于采样阶段时，开关S1、S2和S3同时导通，电容阵列DACl的采样极板和电容阵列DAC2的采样极板同时进行采样，其中DACl为高位电容阵列，DAC2为低位电容阵列，与此同时，比较器COMPl、C0MP2和C0MP3处于失调消除阶段;采样结束后，开关SI、S2和S3同时断开，比较器COMPI、C0MP2和C0MP3同时开始工作，三个比较器的输出通过编码电路ENCODE将温度计码转换为二进制码，实现一个比较周期输出2bits数字码的功能，每个周期产生的2bits数字码依次从最高位到最低位逐级控制电容阵列DAC2相应的电容接对应的基准电压，同时控制电容阵列DACl相应的电容也接对应的基准电压，当电容阵列DAC2的电容都接上对应的基准时，电容阵列DACl的电容也完成了和对应基准的连接，并且高位大电容已经完成建立，此时，开关Sl和S3仍然保持断开，开关S2第二次导通，同时电容阵列DAC2的电容非采样极板被重新置位为采样时的状态，即接共模电压VCM，而DACl的电容保持之前（即接对应的基准电压）的状态，随后再经历一次逐次逼近的过程，由此完成一个完整的逐次逼近周期。相比于传统的Ibitpercircle逐次逼近型模数转换器，本发明利用了2bitspercircle逐次逼近型模数转换器速度快的优点，同时解决了2bitspercircle逐次逼近型模数转换器高位大电容建立时间慢的问题，用低位电容的比较结果去控制高位电容，在高位电容进行建立的同时，低位电容继续进行逐次逼近过程；而相比于传统的2bitspercircle逐次逼近型模数转换器，本发明不用等待高位电容完全建立，也不用加入冗余位电容来补偿前级建立不完全的影响，从而缩短了转换时间，提高了逐次逼近型模数转换器的工作速度；同时对三个比较器COMPl、C0MP2和C0MP3可引入随机选择来消除整个模数转换器的系统性误差。[0047]作为具体实施例，图3所示的电容阵列DACl为高位电容阵列，其包括N个并联的电容，N为偶数，N个电容大小从最高位到最低位依次为2mC，2i2C，…，2N+1C，2NC，其中C为单位电容的容值;电容阵列DAC2为低位电容阵列，其包括N+1个并联的电容，N+1个电容大小从最高位到最低位依次为2Ν_υC，2N_2C，〜，2C，C，C，其中C为单位电容的容值，DAC2中的最低位电容C的非采样极板始终接共模电压VCM。[0048]作为具体实施例，图3所示的电容阵列DACl和DAC2的采样极板可通过采样开关SI和S3进行采样，并可通过开关S2来控制这两个采样极板是否连接在一起。具体地，当电路处于采样阶段时，开关S1、S2和S3同时导通，电容阵列DACl的采样极板和电容阵列DAC2的采样极板同时进行采样；当电容阵列DACl的高位大电容已经完成建立时，开关Sl和S3仍然保持断开，开关S2第二次导通，将电容阵列DACl和DAC2的采样极板连接在一起，同时将电容阵列DAC2的电容非采样极板重新置位为采样时的状态，即接共模电压VCM，而DACl的电容保持之前（即接对应的基准电压）的状态，随后再经历一次逐次逼近的过程，由此完成一个完整的逐次逼近周期。[0049]作为具体实施例，编码电路的电路原理图请参考图11所示，所述编码电路ENCODE包括低位数字码产生电路和高位数字码产生电路，该低位数字码产生电路包括一个同或门XNOR和一个与门AND，同或门XNOR的两个输入端与比较器C0MP2和C0MP3的正向输出端0utp2和Outp3连接，与门AND的两个输入端与同或门XNOR的输出端和比较器COMP1的正向输出端Outpl连接，与门AND的输出端产生两位数字码中的低位，记为⑶DEL;该高位数字码产生电路包括一个与门AND和一个或门OR，与门AND的两个输入端与比较器COMP1和C0MP2的正向输出端Outp1和0utp2连接，或门OR的两个输入端与与门AND的输出端和比较器C0MP3的正向输出端0utp3连接，或门OR的输出端产生两位数字码中的高位，记为⑶DEM，通过此编码电路，可以实现从温度计码到二进制码的转换。同时，所述编码电路的真值表如下表1所示。[0050]表1:[0052]以下将介绍电容阵列DACl和电容阵列DAC2控制模块的工作原理。电容阵列DACl的相关工作原理如图4所示，为了说明原理，该图中只画出一个比较器作为示意。对于D触发器DFFl和DFF2,当复位端S为高电平的时候，输出端Q置位为低电平，不受输入时钟和D端输入值的影响;而对于D触发器DFF2，当L端为高电平的时候，输出端Q的值被锁存，不受输入时钟和D端输入值的影响，这里需要注意的是对于D触发器DFF2，S端和L端不能同时为高电平。当比较器使能单元C0MP_ENABLE产生的使能信号EN_C0MP为低电平的时候，比较器COMPi处于工作状态，当使能信号EN_C0MP为高电平的时候，比较器COMPi处于复位状态，此时，比较器的输出Outp和Outn同时为高电平。作为具体实施例，所述模数转换器还包括与每个所述比较器⑶MP输出端对应连接的与非门NAND，即比较器⑶MP的输出Outp和Outn连接到与非门NAND的输入，该与非门NAND的输出端输出信号Valid，信号Valid作为D触发器DFFl和D触发器DFF2的时钟信号。[0053]作为具体实施方式，所述移位寄存器包括N个D触发器DFFl、N-1个反相器和N个D触发器DFF2，N为不小于3的正整数;其中，所述时钟信号Valid与每个D触发器DFFl的时钟端相连，第一个至第N个D触发器DFFl的复位端S连接采样信号Clks，第一个D触发器DFFl的输入端D连接电源VDD，每个D触发器DFFl的输出端Q依次连接其下一个D触发器DFFl的输入端D，且第一个至第N个D触发器DFFl的输出端Q依次输出第一输出信号Clkl至ClkN，所述第一个至第N个D触发器DFFl的输出端Q依次对应连接第一个至第N-I个反相器INV输入端，且每个反相器INV的输出端依次连接其对应D触发器DFF2的复位端S;第一个至第N个D触发器DFF2的锁存端L一一对应连接第一个至第N个D触发器DFFl的输出端Q，第一个D触发器DFF2的复位端S连接采样信号Clks，且第一个至第N-I个反相器的输出端一一对应连接第2个至第N个D触发器DFF2的复位端S，所述比较器COMPi的输出端OutpCODEM和OutnCODEL连接每个D触发器DFF2的输入端，所述时钟信号Valid与每个D触发器DFF2的时钟端相连，第一个至第N个D触发器DFF2的输出端依次输出第二输出信号D1至DN。[0054]具体地，当模数转换器ADC处于采样阶段时，采样信号Clks为高电平，图4中所有D触发器DFFl的输出端Q被置位为0，同时，图4中所有D触发器DFF2的输出端Q也被置位为0，当采样结束后，采样信号Clks变为低电平，所有的D触发器DFFl和第二输出信号Dl对应的D触发器DFF2退出置位状态，其余D触发器DFF2保持置位状态。此时，通过比较器使能单元C0MP_ENABLE使得比较器开始第一次比较，当比较器完成第一次比较时，时钟信号Valid触发未被置位的D触发器DFFl和DFF2,第一输出信号Clkl由低电平变为高电平，第一输出信号Clk2到ClkN保持低电平，同时，第一次比较结果CODEMCODEL输出到D1，此后，由于第一输出信号Clkl为高电平，Dl所对应的D触发器DFF2被锁存，D2对应的D触发器DFF2退出置位状态，其余D触发器DFF2仍然保持置位状态，此时，第一次工作周期结束。此后，比较器使能单元C0MP_ENABLE使得比较器开始第二次比较，时钟信号Valid触发未被置位或者锁存的D触发器DFFl和DFF2,第一输出信号Clkl保持高电平，第一输出信号Clk2由低电平变为高电平，第一输出信号Clk3到ClkN保持低电平，同时，第二次比较结果⑶DEM⑶DEL输出到D2，由于锁存效果，Dl的值保持不变，此后，由于第一输出信号Clk2为高电平，D2所对应的D触发器DFF2被锁存，D3对应的D触发器DFF2退出置位状态，其余D触发器DFF2仍然保持置位或者锁存状态，此时，第二次工作周期结束。此后的工作状态以此类推，其具体整体时序请参考图5所示。[0055]作为具体实施例，请参考图6所示，所述D触发器DFFl包括第一或门0R1、第一反相器INVl、第二反相器INV2、第三反相器INV3、第一NMOS管Nl、第一传输门Kl和第二传输门K2;其中，所述第一或门ORl的输入端与时钟信号CP和置位信号S即采样信号Clks连接，输出端与第一反相器INVl的输入端连接，所述第一或门ORl和第一反相器INVl的输出端产生的控制信号C和CN，分别与第一传输门Kl和第二传输门K2的两个控制端连接，作为传输门Kl和K2的控制信号，D触发器DFF1的输入信号VIN接第一传输门K1的一端，第一传输门K1的另一端接第一NMOS管Nl的漏极和第二反相器INV2的输入端，第一NMOS管的源极接地，栅极与置位信号S连接，第二反相器INV2的输出端接第二传输门K2的一端，第二传输门K2的另一端接第三反相器INV3的输入端，第三反相器INV3的输出VOUT作为D触发器DFFl的输出信号。[0056]作为具体实施例，请参考图7所示，所述D触发器DFF2包括第二或门0R2、第四反相器INV4、第五反相器INV5、第六反相器INV6、第七反相器INV7、第八反相器INV8、第九反相器INV9、第二匪OS管N2、第三传输门K3、第四传输门K4和第五传输门K5;其中，所述第二或门0R2的输入端与时钟信号CP、锁存信号L和置位信号S连接，第二或门0R2的输出端与第四反相器INV4的输入端连接，且锁存信号L还与第五反相器INV5的输入端连接，所述第二或门和第四反相器的输出端产生的控制信号C和CN，分别与第三传输门K3和第四传输门K4的两个控制端连接，作为传输门K3和K4的控制信号，第五反相器INV5的输出端产生的控制LN和锁存信号L与第五传输门Κ5的两个控制端连接，作为传输门Κ5的控制信号，D触发器DFF2的输入信号VIN接第三传输门Κ3的一端，第三传输门Κ3的另一端接第二NMOS管Ν2的漏极、第六反相器INV6的输入端和第五传输门Κ5的一端，第二NMOS管Ν2的源极接地，栅极与置位信号S连接，第六反相器INV6的输出端接第四传输门Κ4的一端，第四传输门Κ4的另一端接第七反相器INV7的输入端，第七反相器INV7的输出VOUT作为D触发器DFF2的输出信号；同时，第二匪OS管Ν2的漏极和第五传输门Κ5相连的一端，作为串联的第八反相器INV8和第九反相器INV9的输入端，两个串联反相器INV8和INV9的输出端与第五传输门K5的另一端相连。[0057]作为具体实施例，请参考图8所示，所述模数转换器还包括一个或门OR，所述或门OR的一个输入端与米样信号Clks连接，另一个输入端与最末一个D触发器DFFl的输出端Q和最末一个D触发器DFF2的锁存端L连接。电容阵列DAC2的相关工作原理如图8所示，图8和图4的区别在于，在图4中，当第一输出信号ClkN变为高电平后，整个模块会处于一个保持状态，直到下一次采样信号Clks重新触发工作;而在图8中，当第一输出信号ClkN变为高电平后，由于或门OR的存在，D触发器DFFl和DFF2会被置位信号Clkc快速的置位，并且立即开始下一次转换过程，从而实现前面描述的工作原理。图8所对应的工作时序图如图9所示，其中TDACl和TDAC2分别表示电容阵列DACl和DAC2的转换时间。[0058]作为具体实施例，请参考图10所示，所述开关阵列SWl和SW2均包括多组开关，每组开关包括两个对称设置的开关电容单元，每个开关电容单元包括一个与非门NAND、一个与门AND、第十反相器INV10、第^^一反相器INVll和第十二反相器INV12,与非门NAND和与门AND的一个输入端与时钟信号Clkii取1到N相连，编码电路ENCODE的输出信号CODEMP连接到第十反相器INVlO的输入端和与门AND的另一个输入端，第十反相器INVlO的输出端连接到与非门NAND的另一个输入端，与非门NAND的输出端连接第^^一反相器INVl1的输入端，与门AND的输出端连接第十二反相器INV12的输入端，第^^一反相器INVll和第十二反相器INV12的输出端分别连接两个相同的电容的一个极板，这两个相同的电容的另一个极板接比较器COMP的一个输入端，同时，这两个相同的电容构成了一个代表一位权重的电容。图10所示开关电容的工作原理为：当时钟信号Clkii取1到N为低电平时，与非门NAND所对应的第i^一反相器INVll输出低电平（负基准），而与门AND对应的第十二反相器INV12输出高电平正基准），此时，对于这两个相同电容所构成的一位权重电容而言，它的非采样极板等效为和一个共模电压相连；当时钟信号Clkii取1到N由低电平变为高电平后，编码电路产生相应的信号CODEMP，如果这个信号为高电平，那么，这两个相同电容所构成的一位权重电容而言，它的非采样极板等效为接低电平（负基准），反之，等效为接高电平正基准）。由于编码电路输入到另一端的信号CODEM⑵为极性相反的信号，所以，此时另一端两个相同电容所构成的一位权重电容而言，它的非采样极板等效为接高电平正基准），反之，等效为接低电平负基准）。[0059]实施实例一:请参考图12所示的Sbits模数转换器的实例应用原理示意图，电容阵列DACl和电容阵列DAC2都为4bits电容阵列，从而可以实现一个2bitspercircle的8位高速逐次逼近型模数转换器，此时只需要4次比较周期就可以实现8位逐次逼近过程。[0060]实施实例二:请参考图13所示的12bits模数转换器的实例应用原理示意图，电容阵列DACl和电容阵列DAC2都为6bits电容阵列，从而可以实现一个2bitspercircle的12位高速逐次逼近型模数转换器，此时只需要6次比较周期就可以实现12位逐次逼近过程。[0061]另外，需要特别说明的是，理论上，本发明中的电容阵列DACl和电容阵列DAC2的位数只要相等并且是偶数，就可以实现本发明的工作原理，并不局限于上述两种实施实例。[0062]以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构，直接或间接运用在其他相关的技术领域，均同理在本发明的专利保护范围之内。

权利要求：1.一种2bitspercircle高速逐次逼近型模数转换器，其特征在于，包括：开关S2、采样开关SI和S3,适于根据采样信号进行导通，且当高位大电容已经完成建立时，开关Sl和S3仍然保持断开，而开关S2第二次导通；电容阵列DACl和DAC2,适于电路处于采样阶段且当开关SI、S2和S3同时闭合时，其采样极板同时对输入信号VIN+和VIN-进行采样;并适于当高位大电容已经完成建立时，电容阵列DAC2的电容非采样极板重新置位为采样时的状态，而电容阵列DACl的电容保持接对应的基准电压，再经历一次逐次逼近的过程；比较器⑶MP1、C0MP2和C0MP3,适于电路处于采样结束后且当开关S1、S2和S3同时断开时，将电容阵列DACl和DAC2采样极板上的电压VP与VN之差和三个基准电压同时进行比较，三个比较器每次比较输出一个三位温度计码；编码电路，适于将该三位温度计码转换为两位二进制码，实现每个比较周期输出两位数字码；与电容阵列DACl对应的开关阵列SWl以及与电容阵列DAC2对应的开关阵列SW2,适于将每个比较周期产生的两位数字码，同时依次从最高位到最低位逐级控制电容阵列DAC2和DACl相应的两位电容接对应的基准电压，当电容阵列DAC2的电容都接上对应的基准电压时，电容阵列DACl也完成了和对应基准的连接，且高位大电容已经完成建立；移位寄存器和数字校正单元，适于对每个比较周期输出的两个数字码进行整合后并行输出。2.根据权利要求1所述的2bitspercircle高速逐次逼近型模数转换器，其特征在于，所述电容阵列DACl为高位电容阵列，其包括N个并联的电容，N为偶数，N个电容大小从最高位到最低位依次为…，2N+1C，2NC，其中C为单位电容的容值;电容阵列DAC2为低位电容阵列，其包括N+1个并联的电容，N+1个电容大小从最高位到最低位依次为2^C，2〜2C，…，2C，C，C，其中C为单位电容的容值，DAC2中的最低位电容C的非采样极板始终接共模电压VCM。3.根据权利要求1或2所述的2bitspercircle高速逐次逼近型模数转换器，其特征在于，所述电容阵列DACl和DAC2的采样极板可通过采样开关Sl和S3进行采样，并可通过开关S2来控制这两个采样极板是否连接在一起。4.根据权利要求1所述的2bitspercircle高速逐次逼近型模数转换器，其特征在于，所述编码电路包括低位数字码产生电路和高位数字码产生电路，该低位数字码产生电路包括一个同或门和一个与门，同或门的两个输入端与比较器⑶MP2和⑶MP3的正向输出端连接，与门的两个输入端与同或门的输出端和比较器COMPl的正向输出端连接，与门的输出端产生两位数字码中的低位，记为⑶DEL;该高位数字码产生电路包括一个与门和一个或门，与门的两个输入端与比较器COMP1和C0MP2的正向输出端连接，或门的两个输入端与与门的输出端和比较器C0MP3的正向输出端连接，或门的输出端产生两位数字码中的高位，记为CODEM05.根据权利要求1所述的2bitspercircle高速逐次逼近型模数转换器，其特征在于，所述模数转换器还包括与每个所述比较器输出端对应连接的与非门，该与非门的输出端输出时钟信号Valid。6.根据权利要求5所述的2bitspercircle高速逐次逼近型模数转换器，其特征在于，所述移位寄存器包括N个D触发器DFFl、N-1个反相器和N个D触发器DFF2，N为不小于3的正整数;其中，所述时钟信号Valid与每个D触发器DFFl的时钟端相连，第一个至第N个D触发器DFFl的复位端S连接采样信号Clks，第一个D触发器DFFl的输入端D连接电源VDD，每个D触发器DFFl的输出端Q依次连接其下一个D触发器DFFl的输入端D，且第一个至第N个D触发器DFFl的输出端Q依次输出第一输出信号Clkl至ClkN，所述第一个至第N个D触发器DFFl的输出端Q依次对应连接第一个至第N-I个反相器输入端，且每个反相器的输出端依次连接其对应D触发器DFF2的复位端S;第一个至第N个D触发器DFF2的锁存端L一一对应连接第一个至第N个D触发器DFFl的输出端Q，第一个D触发器DFF2的复位端S连接采样信号Clks，且第一个至第N-I个反相器的输出端一一对应连接第2个至第N个D触发器DFF2的复位端S，所述比较器的输出端连接每个D触发器DFF2的输入端，所述时钟信号Valid与每个D触发器DFF2的时钟端相连，第一个至第N个D触发器DFF2的输出端依次输出第二输出信号Dl至DN。7.根据权利要求6所述的2bitspercircle高速逐次逼近型模数转换器，其特征在于，所述D触发器DFFl包括第一或门、第一反相器、第二反相器、第三反相器、第一NMOS管、第一传输门和第二传输门；其中，所述第一或门的输入端与时钟信号和置位信号连接，输出端与第一反相器的输入端连接，所述第一或门和第一反相器的输出端分别与第一传输门和第二传输门的两个控制端连接，D触发器DFFl的输入信号接第一传输门的一端，所述第一传输门的另一端接第一NMOS管的漏极和第二反相器的输入端，第一NMOS管的源极接地，栅极与置位信号连接，第二反相器的输出端接第二传输门的一端，所述第二传输门的另一端接第三反相器的输入端，第三反相器的输出VOUT作为D触发器DFFl的输出信号。8.根据权利要求6所述的2bitspercircle高速逐次逼近型模数转换器，其特征在于，所述D触发器DFF2包括第二或门、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第二匪OS管、第三传输门、第四传输门和第五传输门；其中，所述第二或门的输入端与时钟信号、锁存信号和置位信号连接，输出端与第四反相器的输入端连接，且锁存信号还与第五反相器的输入端连接，所述第二或门和第四反相器的输出端分别与第三传输门和第四传输门的两个控制端连接，锁存信号和第五反相器的输出端与第五传输门的两个控制端连接，D触发器DFF2的输入信号接第三传输门的一端，所述第三传输门的另一端接第二NMOS管的漏极、第六反相器的输入端和第五传输门的一端，第二NMOS管的源极接地，栅极与置位信号连接，第六反相器的输出端接第四传输门的一端，所述第四传输门的另一端接第七反相器的输入端，第七反相器的输出VOUT作为D触发器DFF2的输出信号；同时，第二NMOS管的漏极和第五传输门相连的一端，作为串联的第八反相器和第九反相器的输入端，两个串联反相器的输出端与第五传输门的另一端相连。9.根据权利要求6所述的2bitspercircle高速逐次逼近型模数转换器，其特征在于，所述模数转换器还包括一个或门，所述或门的一个输入端与采样信号Clks连接，另一个输入端与最末一个D触发器DFFl的输出端Q和最末一个D触发器DFF2的锁存端L连接。10.根据权利要求1所述的2bitspercircle高速逐次逼近型模数转换器，其特征在于，所述开关阵列SWl和SW2均包括多组开关，每组开关包括两个对称设置的开关电容单元，每个开关电容单元包括一个与非门、一个与门、第十反相器、第十一反相器和第十二反相器，与非门和与门的一个输入端与时钟信号Clki相连，编码电路的输出信号CODEMP连接到第十反相器的输入端和与门的另一个输入端，第十反相器的输出端连接到与非门的另一个输入端，与非门的输出端连接第十一反相器的输入端，与门的输出端连接第十二反相器的输入端，第十一反相器和第十二反相器的输出端分别连接两个相同的电容的一个极板。

百度查询： 中国电子科技集团公司第二十四研究所 一种2bits per circle高速逐次逼近型模数转换器