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申请/专利权人：台湾积体电路制造股份有限公司

摘要：本公开实施例涉及一种形成集成芯片的方法和相关形成方法，该集成芯片具有以不规则间距设置的中段制程MOL结构。在一些实施例中，集成芯片具有带有多个源极漏极区的阱区。多个栅极结构以规则的间距设置在阱区上方。多个中段制程MOL结构横向交错在多个栅极结构的一些之间且以不规则间距设置在阱区上方，该不规则间距具有大于规则间距的第一间距。由于MOL结构具有带有大于规则间距的第一间距的不规则间距，多个栅极结构的一个或多个通过减少寄生电容的空间与最近的栅极或MOL结构间隔开。本发明实施例涉及用于性能增强的伪MOL去除。

主权项：1.一种集成芯片，包括：阱区，包括多个源极漏极区；多个栅极结构，以基本规则间距设置在所述阱区上方；以及多个中段制程MOL结构，垂直限定在所述阱区和沿着所述多个栅极结构的上表面延伸的平面之间并且横向交错在所述多个栅极结构的一些之间且以不规则间距设置在所述阱区上方，所述不规则间距包括大于所述基本规则间距的第一间距；其中，所述多个中段制程结构包括电连接至上面的导电互连的中段制程有源结构和未电连接至上所述面的导电互连的中段制程伪结构，其中，所述中段制程有源结构中的一个连续延伸越过所述中段制程伪结构中的一个的相对端。

全文数据：用于性能増强的伪MOL去除技术领域[0001]本发明实施例涉及用于性能增强的伪M0L去除。背景技术[0002]在过去四十年里，对更好的性能例如，提高的处理速度、增加的存储容量等）、缩小的形式因数、延长的电池寿命和低成本的持续需求推动了半导体制造产业。响应于此需求，该行业不断地减小半导体器件组件的尺寸，以使当今的集成芯片可包括布置在单个半导体管芯上的数百万或数十亿的半导体器件。发明内容[0003]根据本发明的一些实施例，提供了一种集成芯片，包括:阱区，包括多个源极漏极区；多个栅极结构，以基本规则间距设置在所述阱区上方；以及多个中段制程M0L结构，横向交错在所述多个栅极结构的一些之间且以不规则间距设置在所述阱区上方，所述不规则间距包括大于所述基本规则间距的第一间距。[0004]根据本发明的另一些实施例，还提供了一种集成芯片，包括:阱区，包括多个源极漏极区；多个栅极结构，设置在所述阱区上方且通过第一间距彼此横向分离；以及多个中段制程M0L结构，以横向交错在所述多个栅极结构的两个栅极结构之间的位置设置在所述阱区上方，其中，所述多个中段制程结构的至少两个相邻的中段制程结构通过大于所述第一间距的第二间距横向分离。[0005]根据本发明的另一些实施例，还提供了一种形成集成芯片的方法，包括:在半导体衬底上方形成多个栅极结构;形成包括多个源极漏极区的阱区，其中，所述阱区位于所述多个栅极结构下面;形成具有多个中段制程结构的原始中段制程M0L层，所述中段制程结构横向交错在所述多个栅极结构之间并位于所述阱区上面；以及去除位于所述阱区上面的所述原始中段制程层的一部分以形成改进的中段制程层。附图说明[0006]结合附图阅读以下详细说明，可更好地理解本公开的各方面。应注意到，根据本行业中的标准惯例，各种部件未按比例绘制。实际上，为了简化说明，可以任意增加或减少各种部件的尺寸。[0007]图1示出了具有以不规则间距设置以减少寄生电容的中段制程M0L层的衬底的一些实施例的三维视图。[0008]图2示出了具有以不规则间距设置以减少寄生电容的M0L层的衬底的一些实施例的截面图。[0009]图3A-3B示出了具有以不规则间距设置的M0L层的NAND栅极的一些实施例。[0010]图4A-4B示出了具有以不规则间距设置的M0L层的N0R栅极的一些实施例。[0011]图5示出了在FinFET器件内的栅极结构之间具有以不规则间距设置的M0L层的衬底的一些实施例的三维视图。[0012]图6A-6B示出了在FinFET器件内的栅极结构之间具有以不规则间距设置的MOL层的NAND栅极的一些实施例。[0013]图7-11示出了对应于形成集成芯片的方法的一些实施例的俯视图和截面图，该集成芯片具有以不规则间距设置的MOL层。[0014]图12示出了形成具有以不规则间距设置的MOL层的集成芯片的方法的一些实施例的流程图。具体实施方式[0015]以下公开内容提供了许多用于实现本发明的不同特征的许多不同实施例或实例。下面描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在第二部件上方或者之上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和字符。这种重复是为了简化和清楚的目的，并且其本身并不表示所论述的实施例和或结构之间的关系。[0016]另外，为便于描述，本文中可以使用诸如“在…之下”、“在…下方”、“下”、“在…之上”、“上”等的空间相对位置术语，以描述如图中所示的一个元件或部件与另一个另一些）元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。该装置可调整为其他方向（旋转90度或者面向其他方向），而其中所使用的空间相关叙词也可做相应解释。此外，应当理解，在所示层中使用的填料和颜色在整个公开中类似例如，在图2所示的层中使用的填料和颜色与在图3A-3B所示的层中使用的填料和颜色类似。[0017]在新兴技术节点中，小尺寸的晶体管组件可引起用于后段制程BE0L金属层布线的限制性的拓扑选择。为减轻金属层布线问题，可使用中段制程MOL局部互连层。M0L局部互连层是垂直设置于前段制程FE0L和BE0L之间的导电金属层。MOL局部互连层可提供较高密度的局部布线，其可避免较低BKL金属层上的稀缺布线资源的消耗。[0018]通常，M0L局部互连层包括以恒定的（即，规则的）间距形成在阱区上方以改善光刻工艺窗口的M0L结构。导电接触件随后形成到一些M0L结构上，其需要被设计为形成与上面的金属引线层形成电连接。这导致产生伪M0L结构，其是不与上面的金属引线层电连接的M0L结构。应当理解，在新兴技术节点中（例如，14nm、10nm、7nm等），M0L结构和栅极结构之间的小尺寸正变得足够小，以产生显著降低晶体管器件性能的寄生电容。[0019]本公开涉及一种形成集成芯片的方法和相关装置，该芯片移除不必要的M0L伪结构以减少寄生电容并以不规则的间距形成M0L结构。在一些实施例中，集成芯片包括阱区，该阱区包括多个源极漏极区。多个栅极结构以规则的间距设置在阱区上方。多个中段制程M0L结构横向交错在多个栅极结构的一些之间且以不规则间距设置在阱区上方，该不规则间距具有大于规则间距的第一间距。通过具有以不规则间距布置的M0L结构，该不规则间距包括大于规则间距的第一间距，多个栅极结构的一个或多个通过相对较大的空间与最近的栅极或M0L结构间隔开，该相对较大的空间提供相对较小的寄生电容。[0020]图1示出了具有以不规则间距设置以减少寄生电容的中段制程MOL层的芯片100的一些实施例的三维视图。[0021]集成芯片1〇〇包括阱区103,该阱区103包括沿着第一方向116设置在半导体衬底102内的多个源极漏极区104为了简化说明，在图1中用参考数字标出单个源极漏极区104。在一些实施例中，阱区103可具有与源极漏极区104相反的掺杂区（例如，形成在p型衬底内的PM0S有源区可包括设置在n型阱区103内的p型源极漏极区）。多个源极漏极区104包括通过沟道区105水平分离的高度掺杂区（例如，其掺杂浓度大于周围的半导体衬底102的掺杂浓度）。多个栅极结构106设置在沟道区105上方且沿着垂直于第一方向116的第二方向118在阱区103上方延伸。多个栅极结构106以沿着第一方向116延伸的重复图案设置。在重复图案内，多个栅极结构106以规则间距110设置S卩，在栅极结构的左边缘之间或栅极结构的右边缘之间的空间基本相同）。[0022]多个中段制程M0L结构108设置在阱区103上方多个栅极结构106的相邻结构之间的位置。多个M0L结构108与源极漏极区104电接触，且被构造为在源极漏极区104和上面的导电接触件沫示出）之间提供横向布线例如，以第一方向116和或第二方向118。多个M0L结构108中的两个或多个以大于规则间距110的间距112设置在阱区103上方。[0023]由于间距112大于规则间距110，多个M0L结构108中的至少两个相邻的M0L结构通过大于规则间距的第二距离横向分离。然而，由于多个栅极结构106以规则间距设置，这表不多个栅极结构106的一些未通过介于中间的M0L结构分离。通过使得多个栅极结构106中的一些未通过M0L结构108分离，可减少栅极结构106上的寄生电容。减少栅极结构106上的寄生电容例如，导电组件由于彼此接近产生的不需要的电容）可提高与栅极结构106相关的晶体管的性能。[0024]应当理解，本文使用的术语“规则间距”表示在由未对准误差引起的公差内的基本规则间距。例如，由于未对准误差，在不同对栅极结构之间的规则间距的值可变化约5%例如，第一对栅极结构的第一间距Pa可以是第二对栅极结构的第二间距Pb的0.95至1.05倍之间。[0025]图2示出了具有以不规则间距设置的M0L结构的集成芯片200的一些实施例的截面图。关于图1的实施例，为了便于理解，截面图200中的类似元件被指定相同的参考数字。[0026]集成芯片200包括设置在半导体衬底102内的阱区103。阱区103包括多个通过沟道区105横向分离的源极漏极区104。多个栅极结构106以规则间距110设置在阱区105上方。在一些实施例中，多个栅极结构106可分别包括通过栅极电介质202与半导体衬底102分离的栅电极204。在各种实施例中，栅电极204可包括多晶硅或金属例如，铝）。在各种实施例中，栅电极202可包括氧化物例如，二氧化桂或高k材料。[0027]多个M0L结构108以横向邻近栅极结构106的位置设置在源极漏极区104上方。多个M0L结构108可接触下面的半导体衬底102。在各种实施例中，多个M0L结构108可包括导电金属例如，钨、铜、钴等）。在一些实施例中，多个栅极结构106和多个M0L结构108可具有大致相同的高度h。[0028]多个M0L结构108以具有多个间距的不规则间距设置。例如，第一M0L结构108a和第二M0L结构l〇8b可以以第一间距206设置，而第二M0L结构108b和第三M0L结构108c可以以不同于第一间距2〇6的第二间距208设置。不规则间距使多个M0L结构108的不同结构通过不同的空间与多个MOL，构108的相邻结构分离，且还使栅极结构丨06通过不同的空间与相邻的M0L或栅极结构分离。例如，栅极结构1〇6可具有通过第一距离31与相邻的M〇L结构1〇8分离的第一侧，和通过大于第一距离81的第二距离S2与相邻的栅极结构106分离的相对的第二侧。由于电容⑹与导电元件之间的距离d成反比（例如，c〇C1d，较大的第二距离S2可减少栅极结构106上的寄生电容且提高与栅极结构106相关的晶体管的性能。[0029]不规则间距还使多个栅极结构1〇6中的一个或多个横向邻近位于相对侧上的皿^结构108和栅极结构1〇6。换句话说，一个或多个M0L结构108在多个栅极结构106的子集之间横向交错，以使多个栅极结构106和一个或多个M0L结构108以一种图案设置在阱区103上方，在该图案中多个栅极结构106中的两个或多个互相相邻（g卩，未通过交错的M〇L结构1〇8分离）。[0030]第一层间介电（ILD层210a以横向位于多个栅极结构106和多个M0L结构108之间的位置设置在半导体衬底1〇2上方。第二ILD层210b设置在第一ILD层210a上方。多个导电接触件214以位于多个M0L结构1〇8上方的位置设置在第二ild层210b内。多个导电接触件214被构造为将多个M0L结构108电连接到上面的金属引线层216，金属引线层216布置在第二ILD层210b上面的第三ILD层210c内。在一些实施例中，第一ILD层210a可通过第一蚀刻停止层212a与第二ILD层210b垂直分离，且第二ILD层210b可通过第二蚀刻停止层212b与第三ILD层212c垂直分离。[0031]在一些实施例中，导电接触件214可包括钨且上面的金属引线层216可包括铜。在一些实施例中，阱区103上方的全部多个M0L结构108电连接到导电接触件214。在各个实施例中，ILD层210a-210c可包括低k介电层、超低k介电层、极低k介电层和或二氧化硅层。例如，在各个实施例中，蚀刻停止层21-212b可包括氮化物，例如氮化硅。[0032]图3A示出了具有以不规则间距设置的M0L层的NAND栅极的一些实施例的俯视图30L图3B示出了图3A的NAND栅极的相应示意图314。[0033]如俯视图3〇0所示，NAND栅极包括第一阱区3〇2和第二阱区312。第一阱区302包括具有P型掺杂剂的多个源极漏极区。第二阱区312包括多个具有n型掺杂剂的源极漏极区。[0034]第一栅极结构3〇4a和第二栅极结构3〇4b在第一阱区302上方延伸，以形成第一PM0S晶体管T1和第二PM0S晶体管T2,第一PM0S晶体管和第二PM0S晶体管并联设置在节点ZN和电源电压VDD之间。多个第一M0L结构3〇6a_3〇6c以第一间距讲设置在第一阱区302上方，其使栅极结构3〇4a-304b通过相等空间与在相对侧上的多个第一M0L结构306a-306c分离。[0035]多个第一M0L结构包括第一M0L结构306a、第二M0L结构306b和第三M0L结构306c。第一MOL结构306a和第二MOL结构306b自第一阱区302上方延伸至第一金属引线结构308a下被透明展示以示出下面的层）。第一M0L结构306a和第二M0L结构306b通过导电接触件310连接到第一金属引线结构308a为简化说明，单个导电接触件310由图3A-3B中的参考数字标出）。第三M0L结构3〇6c通过导电接触件：310连接到第二金属引线结构3〇8b。[0036]第一栅极结构3〇4a和第二栅极结构304b还在第二阱区312上方延伸，以形成第一NM0S晶体管T3和第二NM0S晶体管T4,第一NM0S晶体管和第二NM0S晶体管串联设置在节点ZN和接地电压Vss之间。多个第二M0L结构306d-306e以大于第一间距仍的第二间距?2设置在第二阱区312上方，且其使栅极结构304a_3〇4b通过不等空间与在相对侧上的多个第二M0L结构306d-306e分尚。[0037]多个第一MOL结构306d-306e包括第四MOL结构306d和第五MOL结构306e。第四MOL结构3〇6d自第二阱区312上方延伸至上面的第三金属引线结构3〇8c，且通过导电接触件31〇连接到上面的第三金属引线结构3〇8c。第五M0L结构3〇6e通过导电接触件31〇连接到上面的第四金属引线结构308d。[OO38]图4六不出了具有以不规则间距设置的M0L层的N0R栅极的一些实施例的俯视图400。图4B示出了图4A的N0R栅极的相应示意图414。[0039]如俯视图400所示，NOR栅极包括第一阱区4〇2和第二阱区412。第一阱区402包括具有n型掺杂剂的多个源极漏极区。第二阱区412包括具有p型掺杂剂的多个源极漏极区。[0040]第一栅极结构404a和第二栅极结构404b在第一阱区402上方延伸，以形成第一PM0S晶体管T1和第二PM0S晶体管T2,第一PM0S晶体管和第二PM0S晶体管串联设置在节点ZN和电源电压Vdd之间。多个第一M0L结构406a-406b以第一间距pi设置在第一讲区402上方，其使栅极结构404a-404b通过不等空间与在相对侧上的多个第一M〇L结构406a-406b分离。[0041]多个第一M0L结构包括第一M0L结构406a和第二M0L结构406b。第一M0L结构406a自第一阱区402上方延伸至下面的第一金属引线结构408a被透明展示以示出下面的层）。第一M0L结构406a通过导电接触件410连接到第一金属引线结构408a为简化说明，单个导电接触件410由图3A-3B中的参考数字标出）。第二M0L结构406b通过导电接触件410连接到第二金属引线结构408b。[0042]第一栅极结构404a和第二栅极结构404b还在第二阱区412上方延伸，以形成第一NM0S晶体管T3和第二NM0S晶体管T4,第一NM0S晶体管和第二NM0S晶体管串联设置在节点ZN和接地电压Vss之间。多个第二M0L结构406c-406e以小于第一间距?的第二间距p〆设置在第二阱区412上方，且其使栅极结构404a-404b通过相等空间与在相对侧上的多个第二M0L结构406c-406e分尚。[0043]多个第二M0L结构4〇6c-406e包括第三M0L结构406c、第四M0L结构406d和第五M0L结构406e。第三M0L结构406c和第四M0L结构406d自第二阱区412的上方延伸至下面的第三金属引线408c，且通过导电接触件410连接到第三M0L结构406c。第五M0L结构406e通过导电接触件410连接到上面的第四金属引线结构408d。[0044]应当理解，具有不规则间距的MOL层可在多栅极器件尤其有用（例如，双栅极FinFET、三栅极FinFET、欧米加FET、全环栅GAA、垂直GAA等）。图5示出了具有在多栅极器件例如，FinFET器件）的栅极结构之间以不规则间距设置的M0L层的集成芯片500的一些实施例的三维视图。为了便于理解，之前实施例所描述的图5的三维视图中的元件由相同参考数字标出。[0045]集成芯片500包括半导体材料502的多个鳍，多个鳍自半导体衬底1〇2向外突出（例如，自与半导体衬底102相反地掺杂的阱区103向外突出）并沿着第一方向lie延伸。多个半导体材料502的鳍在外延源极漏极区504之间延伸（为了简化说明，单个源极漏极区504由图5中的参考数字标出）。外延源极漏极区504在半导体材料502的相邻鳍之间被共享例如，因此同一外延源极漏极区504在第一鳍和第二鳍之间延伸）。外延源极漏极区5〇4设置在半导体材料5〇2的鳍上且包括半导体材料的高度掺杂区（例如，掺杂浓度大于半导体衬底102的掺杂浓度），因此沟道区可形成在半导体材料502的多个鳍内。在一些实施例中，半导体材料502的多个鳍可通过隔离层501横向分离例如，包括STI区）。[0046]多个栅极结构506沿着垂直于第一方向116的第二方向118设置在半导体材料502的多个鳍上方为了简化说明，单个栅极结构506由图5中的参考数字标出）。多个栅极结构506以沿着第一方向116延伸的重复图案设置。在该重复图案内，多个栅极结构506以规则间距110设置。[0047]多个中段制程M0L结构508以位于多个栅极结构506的相邻结构之间的位置设置在半导体材料502的多个鳍上方（为了简化说明，单个MOL结构508由图5中的参考数字标出）。在一些实施例中，多个M0L结构508可设置到环绕半导体材料502的多个鳍的绝缘层上未示出）。多个M0L结构508与多个源极漏极区504电接触，且被构造为向上面的导电接触件510提供横向布线（为了简化说明，单个导电接触件510由图5中的参考数字标出）。多个M0L结构508中的两个或多个以大于规则间距110的间距112设置。[0048]图6A示出了具有在FinFET器件内的栅极结构之间以不规则间距设置的M0L层的NAND栅极的一些实施例的俯视图600。图6B示出了图6A的NAND栅极的相应示意图614。[0049]如俯视图600所示，NAND栅极包括第一阱区602和第二阱区612。第一阱区602包括半导体材料的第一和第二鳍603a和603b，第一和第二鳍设置在具有p型掺杂剂的源极和漏极区（未示出）之间。第二阱区612包括半导体材料的第一和第二鳍613a和613b，第一和第二鳍设置在具有n型掺杂剂的源极和漏极区（未示出）之间。[0050]第一栅极结构604a和第二栅极结构604b在第一阱区602上方延伸，以形成第一PM0S晶体管T1和第二PM0S晶体管T2,第一PM0S晶体管和第二PM0S晶体管并联设置在节点ZN和电源电压VDD之间。多个第一M0L结构606a-606c以第一间距置在第一阱区602上方，其使栅极结构6〇4a-604b通过相等空间与在相对侧上的M0L结构606a-606c分离。第一栅极结构604a和第二栅极结构604b还在第二阱区612上方延伸，以形成第一NMOS晶体管T3和第二NMOS晶体管T4,第一NMOS晶体管和第二NMOS晶体管串联设置在节点ZN和接地电压VSS之间。多个第二M0L结构606d-606e以大于第一间距?1的第二间距仍设置在第二阱区612上方，且其使栅极结构604a-604b通过不等空间与在相对侧上的MOL结构606d-606e分离。[0051]图7-11示出了对应于形成集成芯片的方法的一些实施例的俯视图和相应截面图，该芯片通过移除不必要MOL伪结构减少寄生电容。应当理解，为了便于理解，之前实施例所描述的图7-11中的元件由相同的参考数字标出。此外，为了简化说明，在一个图中多次出现的元件每次由一个参考数字标出（例如，尽管在图7-11中多次出现多栅极结构，仍只标出单个栅极结构106。[0052]如图7的俯视图700和截面图706所示，多个栅极结构1〇6以规则间距11〇形成在半导体衬底102上方。多个栅极结构106包括通过栅极介电层202与半导体衬底102分离的栅电极204。包括多个源极漏极104的阱区1〇3还形成在半导体衬底1〇2内。在一些实施例中，阱区103在其内设置源极漏极区104可形成在多个栅极结构1〇6形成之前。该阱区可通过选择性地将掺杂剂物质注入半导体衬底1〇3内而形成例如，可在形成栅极结构之前，通过将p型掺杂剂注入衬底在P型衬底内形成n阱，以形成PM0S有源区）。[0053]在各实施例中，半导体衬底102可包括任何类型的半导体主体例如，硅CM〇s主体、SiGe、SOI等），如半导体晶圆或晶圆上的一个或多个管芯以及形成在其上的和或另外与其相关的任何其他类型的半导体和或外延层。在一些实施例中，多个栅极结构1〇6可通过在半导体衬底1〇2上方形成栅极介电层并随后在栅极介电层上方形成栅电极层来形成。随后根据光刻工艺图案化栅极介电层和栅电极层，以形成多个栅极结构1〇6。[0054]在一些实施例中，多个源极漏极区104可通过注入工艺形成，该注入工艺将掺杂剂物质7〇8注入半导体衬底1〇2中。在各种实施例中，掺杂剂物质708可包括p型掺杂剂例如，硼、镓等或n型掺杂剂例如，磷、砷等）。在一些实施例中，掺杂剂物质7〇8可通过执行后续高温退火被驱入半导体衬底102内。在一些替代实施例中，源极漏极区104可通过外延生长工艺形成在半导体衬底102内或上方的位置。[0055]如图8的俯视图800和截面图804所示，多个MOL结构802a和802b形成在半导体衬底1〇2上方且横向交错在多个栅极结构106之间。多个MOL结构包括MOL有源结构802a即，随后连接到上面的电路径内的导电接触件的M0L结构和MOL伪结构802b即，随后未连接到上面的导电接触件的电惰性MOL结构）。多个M0L结构802a和8〇2b以第一间距206设置。在一些实施例中，规则间距110和第一间距206基本相等。[0056]如图9的俯视图900和截面图904所示，切割掩模9〇2用于图案化工艺中，其选择性地移除M0L结构802a和或8〇2b的部分。在一些实施例中，图案化工艺图案化覆盖半导体衬底102的掩模层9〇6,以在设置在M0L伪结构80¾上方的掩模层906内形成开口908。在一些实施例中，掩模层9〇6可能包括光刻层。在这样的实施例中，可根据切割掩模902通过选择性地将掩模层9〇6暴露于辐射910，并随后显影掩模层906来图案化掩模层906以形成开口908。[0057]在一些实施例中，切割掩模902内的切割区901的位置可受设计规则限制。例如，在一些实施例中，切割掩模902可能无法移除通过不充足空间分离的MOL伪结构802b例如，如果切割边缘之间的空间小于设计规则所允许的空间）。在这些实施例中，切割掩模902可被构造为移除设计规则所允许的M0L伪结构802b的一部分。例如，如俯视图900的方框912所示，对准M0L伪结构802b以使切割掩模902的切口通过小于设计规则所允许的空间分开。因此，MOL伪结构802b的部分被移除，且MOL伪结构802b的剩余部分被留下。通过移除MOL伪结构802b的部分，减小设计的寄生电容，而无需违反可能导致高成本的掩模构造的设计规则。[0058]如图10的俯视图1000和截面图1002所示，蚀刻工艺被用于根据掩模层906中的开口9〇8选择性地移除MOL伪结构8〇2b。蚀刻工艺将开口9〇8下面的M0L伪结构802b暴露于蚀刻剂1004,其选择性地切割或修整位于阱区103的一些部分上方的M0L伪结构802b。在一些实施例中，蚀刻剂1004可对MOL结构802a和802b的材料具有选择性，以使栅极结构106不被切害U。在多个实施例中，蚀刻剂1004可包括干蚀刻剂（例如，使用四氟化碳CF4、六氟化硫SF6、三氟化氮NF3等的等离子蚀刻或湿蚀刻剂例如，氟氢HF酸）。[0059]蚀刻工艺使位于阱区103上面的多个M0L结构802a和802b具有不规则间距。不规则间距使多个M0L结构802a和802b的一些以第一间距206设置，而使其他的多个MOL结构802a和802b以大于第一间距206的第二间距208设置。[0060]尽管图9-10示出了切割MOL伪结构8021^的‘后切割’技术，应当理解，可使用其他切割技术。例如，在一些替代实施例中，可使用‘先切割’技术以在切割区上形成材料，以阻止MOL伪结构802b形成在切割区中。[0061]如图11的截面图1100和截面图1102所示，ILD层1104形成在半导体衬底102上方。ILD层1104横向分离栅极结构106和MOL结构108。导电接触件214随后形成在ILD层1104中。导电接触件214将M0L结构108电连接到设置在上面的ILD层11〇6中的上面的金属引线层216〇[0062]在一些实施例中，ILD层1104可通过汽相沉积技术的方式在半导体衬底102上方沉积例如，物理汽相沉积、化学汽相沉积等）JLD层1104被选择性地蚀刻以形成自ILD层1104和M0L结构10S的上表面延伸的接触孔。然后使用金属例如，钨填充接触孔，且执行第一平坦化工艺以形成导电接触件214。在一些实施例中，上面的金属引线层216可通过使用汽相沉积工艺在ILD层1104上方沉积上面的ILD层1106形成。上面的ILD层1106被选择性地蚀刻以形成沟槽，其随后使用金属（例如，铜填充。可随后执行第二平坦化工艺以形成上面的金属引线层216。[0063]图12示出了形成集成芯片的方法12〇〇的一些实施例的流程图，该集成芯片通过移除不必要的M0L伪结构以形成不规则间距的M0L结构来减少寄生电容。[0064]尽管本文以一系列行为或事件对公开的方法1200进行说明和描述，但应当理解，其不受限于这些行为或事件的所示顺序。例如，除在此说明和或描述的那些之外，一些行为可与其他行为或事件以不同的顺序发生和或同时发生。此外，可不要求所有示出的动作实施在此描述的一个或多个方面或实施例。此外，可以一个或多个分开的行为和或阶段进行在此描述的行为的一个或多个。[0065]在12〇2中，可形成多个半导体材料的鳍，以在一些实施例中自半导体衬底突出。[0066]在12〇4中，以规则间距在半导体衬底上方形成多个栅极结构。在一些实施例中，可在半导体材料的多个鳍上方形成多个栅极结构。在其他实施例中，可在半导体衬底的平坦表面上形成多个栅极结构。图7示出了对应行为1204的一些实施例。[0067]在丨2〇6中，形成阱区。该阱区包括多个源极漏极区。该阱区可沿着与多个栅极结构相交的方向延伸。图7示出了对应行为1206的一些实施例。[0068]在1208中，形成原始M0L层，其具有多个覆盖阱区且以第一间距交错在多个栅极结构之间的M0L结构。图8示出了对应行为1208的一些实施例。[0069]在12丨〇中，移除覆盖阱区的原始M0L层的部分以形成具有不规则间距的改进的M0L层。该不规则间距可包括第一间距和大于第一间距的第二间距。图9-10示出了对应行为1210的一些实施例。[0070]在1212中，在覆盖阱区的一个或多个M0L结构上形成导电接触件。图n示出了对应行为1212的一些实施例。[0071]因此，本公开涉及一种形成集成芯片的方法和相关装置，该芯片通过移除不必要的M0L伪结构以形成不规则间距的M0L结构来减少寄生电容。[0072]在一些实施例中，本公开涉及一种集成芯片。集成芯片包括阱区和多个栅极结构，阱区包括多个源极漏极区，栅极结构以基本规则间距设置在阱区上方。集成芯片包括多个中段制程M0L结构，中段制程结构横向交错在多个栅极结构的一些之间且以不规则间距设置在阱区上方，该不规则间距包括大于基本规则间距的第一间距。[0073]在其他实施例中，本公开涉及一种集成芯片。集成芯片包括带有多个源极漏极区的阱区。集成芯片还包括多个栅极结构和多个中段制程M0L结构，栅极结构设置在阱区上方且通过第一距离互相横向分离，中段制程M〇L结构以横向交错在多个栅极结构的两个结构之间的位置设置在阱区上方。多个M0L结构的至少两个相邻M0L结构通过大于第一距离的第二距离横向分离。[0074]在其他实施例中，本公开涉及一种形成集成芯片的方法。该方法包括在半导体衬底上方形成多个栅极结构，和形成包括多个源极漏极区的阱区，其中，阱区位于多个栅极结构下。该方法还包括形成原始中段制程MOL层，该MOL层具有横向交错在多个栅极结构之间且覆盖阱区的多个MOL结构。该方法还包括移除覆盖阱区的原始MOL层的部分以形成改进的MOL层。[0075]根据本发明的一些实施例，提供了一种集成芯片，包括:阱区，包括多个源极漏极区；多个栅极结构，以基本规则间距设置在所述阱区上方；以及多个中段制程M0L结构，横向交错在所述多个栅极结构的一些之间且以不规则间距设置在所述阱区上方，所述不规则间距包括大于所述基本规则间距的第一间距。[0076]在上述集成芯片中，还包括:导电接触件，设置在所述多个中段制程结构上方且被构造为将所述多个中段制程结构电连接到上面的金属引线。[0077]在上述集成芯片中，设置在所述阱区上方的所述多个中段制程结构包括:两个或多个以所述第一间距设置的中段制程结构和两个或多个以基本等于所述基本规则间距的第二间距设置的中段制程结构。[0078]在上述集成芯片中，还包括:附加阱区，包括多个第二源极漏极区；多个第二中段制程结构，以基本等于所述第一间距的第三间距设置在所述附加阱区上方;并且其中，所述阱区电连接到所述附加阱区。[0079]在上述集成芯片中，所述多个栅极结构包括:第一栅极结构，通过中段制程结构与在第一侧上的第二栅极结构分离，但不通过中段制程结构与在第二侧上的第三栅极结构分离，所述第二侧与所述第一侧相对。[0080]在上述集成芯片中，所述多个栅极结构和多个中段制程结构以图案设置在所述阱区上方，在所述图案中，中段制程结构在所有的所述多个栅极结构之间不交错。[0081]在上述集成芯片中，所述多个栅极结构包括栅极结构，所述栅极结构具有通过第一空间与设置在所述阱区上方的第一最近的中段制程结构分离的第一侧，和通过大于所述第一空间的第二空间与设置在所述阱区上方的第二最近的中段制程结构分离的第二侧。[0082]在上述集成芯片中，所述多个栅极结构分别包括栅极电介质和设置在所述栅极电介质上方的栅电极。[0083]根据本发明的另一些实施例，还提供了一种集成芯片，包括:阱区，包括多个源极漏极区；多个栅极结构，设置在所述阱区上方且通过第一间距彼此横向分离；以及多个中段制程M0L结构，以横向交错在所述多个栅极结构的两个栅极结构之间的位置设置在所述阱区上方，其中，所述多个中段制程结构的至少两个相邻的中段制程结构通过大于所述第一间距的第二间距横向分离。[0084]在上述集成芯片中，还包括:导电接触件，设置在所述多个中段制程结构上方且被构造为将所述多个中段制程结构电连接到上面的金属引线。[0085]在上述集成芯片中，所述多个栅极结构包括多晶硅。[0086]在上述集成芯片中，所述多个栅极结构以第一间距设置且所述多个中段制程栅极结构以不规则间距设置，所述不规则间距具有弟一间距和不同于所述第二间距的第三间距。[0087]在上述集成芯片中，所述多个栅极结构包括:第一栅极结构，通过中段制程结构与在第一侧上的第二栅极结构分离，但不与在第二侧上的第三栅极结构分离，所述第二侧与所述第一侧相对。[0088]在上述集成芯片中，在所述阱区上方的全部所述中段制程结构电连接到导电接触件，所述导电接触件垂直设置在所述中段制程结构和上面的金属引线层之间。[0089]在上述集成芯片中，所述多个栅极结构包括栅极结构，所述栅极结构包括通过第一空间与设置在所述阱区上方的第一最近的中段制程结构分离的第一侧，和通过大于所述第一空间的第二空间与设置在所述阱区上方的第二最近的中段制程结构分离的第二侧。[0090]在上述集成芯片中，设置在所述阱区上方且在第二方向上不与中段制程结构对准的全部所述中段制程结构电连接到通孔，所述通孔设置在所述中段制程结构和上面的金属引线之间。[0091]根据本发明的另一些实施例，还提供了一种形成集成芯片的方法，包括:在半导体衬底上方形成多个栅极结构;形成包括多个源极漏极区的阱区，其中，所述阱区位于所述多个栅极结构下面;形成具有多个中段制程结构的原始中段制程M0L层，所述中段制程结构横向交错在所述多个栅极结构之间并位于所述阱区上面；以及去除位于所述阱区上面的所述原始中段制程层的一部分以形成改进的中段制程层。[0092]在上述方法中，还包括:在多个所述中段制程结构的一个或多个上面形成导电接触件。[0093]在上述方法中，所述原始中段制程层的被移除的部分未电连接到所述导电接触件。[0094]在上述方法中，根据使用第一光掩模的第一图案化工艺形成所述原始中段制程层，且其中，根据使用切断掩模的第二图案化工艺去除所述原始中段制程层的所述部分。[0095]上述内容概述了多个实施例的特征，从而使得本领域技术人员可更好地理解本公开的各方面。本领域的技术人员应理解，其可以轻松地将本公开作为基础，用于设计或修改其他工艺或结构，从而达成与本文所介绍实施例的相同目的和或实现相同的优点。本领域技术人员还应认识到，这种等效结构并不背离本公开的精神和范围，并且其可以进行各种更改、替换和变更而不背离本公开的精神和范围。

权利要求：1.一种集成芯片，包括：阱区，包括多个源极漏极区；多个栅极结构，以基本规则间距设置在所述阱区上方;以及多个中段制程MOL结构，横向交错在所述多个栅极结构的一些之间且以不规则间距设置在所述阱区上方，所述不规则间距包括大于所述基本规则间距的第一间距。2.根据权利要求1所述的集成芯片，还包括：导电接触件，设置在所述多个中段制程结构上方且被构造为将所述多个中段制程结构电连接到上面的金属引线。3.根据权利要求1所述的集成芯片，其中，设置在所述阱区上方的所述多个中段制程结构包括:两个或多个以所述第一间距设置的中段制程结构和两个或多个以基本等于所述基本规则间距的第二间距设置的中段制程结构。4.根据权利要求1所述的集成芯片，还包括：附加阱区，包括多个第二源极漏极区；多个第二中段制程结构，以基本等于所述第一间距的第三间距设置在所述附加阱区上方;并且其中，所述阱区电连接到所述附加阱区。5.根据权利要求1所述的集成芯片，其中，所述多个栅极结构包括：第一栅极结构，通过中段制程结构与在第一侧上的第二栅极结构分离，但不通过中段制程结构与在第二侧上的第三栅极结构分离，所述第二侧与所述第一侧相对。6.根据权利要求1所述的集成芯片，其中，所述多个栅极结构和多个中段制程结构以图案设置在所述阱区上方，在所述图案中，中段制程结构在所有的所述多个栅极结构之间不交错。7.根据权利要求1所述的集成芯片，其中，所述多个栅极结构包括栅极结构，所述栅极结构具有通过第一空间与设置在所述阱区上方的第一最近的中段制程结构分离的第一侧，和通过大于所述第一空间的第二空间与设置在所述阱区上方的第二最近的中段制程结构分离的第二侧。8.根据权利要求1所述的集成芯片，其中，所述多个栅极结构分别包括栅极电介质和设置在所述栅极电介质上方的栅电极。9.一种集成芯片，包括：阱区，包括多个源极漏极区；多个栅极结构，设置在所述阱区上方且通过第一间距彼此横向分离；以及多个中段制程MOL结构，以横向交错在所述多个栅极结构的两个栅极结构之间的位置设置在所述阱区上方，其中，所述多个中段制程结构的至少两个相邻的中段制程结构通过大于所述第一间距的第二间距横向分离。10.—种形成集成芯片的方法，包括：在半导体衬底上方形成多个栅极结构；形成包括多个源极漏极区的阱区，其中，所述阱区位于所述多个栅极结构下面；形成具有多个中段制程结构的原始中段制程MOL层，所述中段制程结构横向交错在所述多个栅极结构之间并位于所述阱区上面;以及去除位于所述阱区上面的所述原始中段制程层的一部分以形成改进的中段制程层。

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