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申请/专利权人：格芯(美国)集成电路科技有限公司

摘要：本发明涉及用于FDSOI的电源轨及MOL构造，其提供在平面晶体管的源极漏极与局部互连或第一金属化层电源轨之间的一种电性连接，包括电性耦合至该源极漏极的第一接触区，电性耦合至该第一接触区及该晶体管的栅极的第二接触区，以及电性耦合至该局部互连或第一金属化层电源轨的V0。沟槽硅化物不存在于该晶体管中。也提供一种基于接触区的电源轨脊柱，其包括第一接触区，第二接触区，以及在该第一接触区上面且电性耦合至该第一接触区的邻近V0双向卡钉，以及在该第二接触区及该V0双向卡钉上面且电性耦合至该第二接触区及该V0双向卡钉的V0。

主权项：1.一种半导体结构，包含：至少一半导体装置的至少一源极或漏极区；用于该至少一半导体装置的互连结构的第一金属化层；电性耦合至该至少一源极或漏极区的至少一第一接触区；电性耦合至该至少一第一接触区的至少一第二接触区；电性耦合至该至少一第二接触区的至少一V0，该第一金属化层电性耦合至该至少一V0；至少一第一栅极与至少一第二栅极，其中，该至少一第一栅极与该至少一第二栅极为金属栅极，其中，该至少一源极或漏极区设置成邻近该至少一第一栅极及该至少一第二栅极中的一或多个，以及其中，该至少一第二接触区为单件，也电性耦合至该至少一第一栅极及该至少一第二栅极中的一或多个；以及其中，沟槽硅化物不存在于该半导体结构中，以及其中，该半导体结构是平的。

全文数据：用于FDSO丨的电源轨及MOL构造技术领域[0001]本发明大致有关于用于半导体装置的互连结构的设计。更特别的是，本发明有关于用于栅极优先gate-first半导体装置技术的电源轨构造及相关M0L构造。背景技术[0002]随着半导体装置持续向下缩减尺寸，例如至14纳米以下，CMOS块材及FinFET技术面临到与使用沟槽硅化物有关的设计障碍及可靠性问题例如，VQ与沟槽硅化物短路），使得产业走向全空乏绝缘体上覆娃FDS0I、栅极优先技术，以作为替代CMOS块材及FinFET技术。用于设计尺寸缩小的装置的互连结构的链接库单元（librarycell同样必须缩减尺寸。不过，需要对现有电源结构做出根本改变才能缩减此类互连设计的尺寸。发明内容[0003]在一态样，通过提供一种半导体结构来克服先前技术的缺点且提供额外优点。该半导体结构包含:至少一半导体装置的至少一源极或漏极区；用于该至少一半导体装置的互连结构的第一金属化层；电性耦合至该至少一源极或漏极区的至少一第一接触区；电性耦合至该至少一第一接触区的至少一第二接触区；电性耦合至该至少一第二接触区的至少一该第一金属化层电性親合至该至少一Vq;以及至少一第一栅极与至少一第二栅极，该至少一第一栅极与该至少一第二栅极为金属栅极。该至少一源极或漏极区设置成邻近该至少一第一栅极及该至少一第二栅极中的一或多个，该至少一第二接触区也电性親合至该至少一第一栅极及该至少一第二栅极中的一或多个，沟槽硅化物不存在于该半导体结构中，以及该半导体结构是平的。[0004]根据另一态样，提供一种半导体结构。该半导体结构包含:至少一半导体装置的至少一源极或漏极区；电性耦合至该至少一源极或漏极区的至少一第一接触区；电性耦合至该至少一第一接触区的至少一第二接触区；邻近该至少一第二接触区且电性耦合至该至少一第二接触区及该至少一第一接触区的至少一Vo双向卡钉；以及在上面且电性耦合至该至少一第二接触区及该至少一Vo双向卡钉的至少一Vo。该半导体结构更包含至少一第一栅极与至少一第二栅极，该至少一第一栅极与该至少一第二栅极为金属栅极，该至少一源极或漏极区设置成邻近该至少一第一栅极及该至少一第二栅极中的一或多个，该至少一第二接触区也电性耦合至该至少一第一栅极及该至少一第二栅极中的一或多个，沟槽硅化物不存在于该半导体结构中，以及该半导体结构是平的。[0005]根据又一态样，提供一种半导体结构。该半导体结构包含:至少一第一接触区；在该至少一第一接触区上面且电性耦合至该至少一第一接触区的至少一第二接触区；邻近该至少一第二接触区且电性耦合至该至少一第二接触区及该至少一第一接触区的至少一v0双向卡钉;在该至少一第二接触区及该至少一Vo双向卡钉上面且电性耦合至该至少一第二接触区及该至少一Vo双向卡钉的至少一Vo;以及电性耦合至该至少一VG的第一金属化层电源轨，该第一金属化电源轨由具有小于铜的最小面积的非铜重金属制成，以及该至少一第一接触区、该至少一第二接触区、该至少一Vo双向卡钉及该至少一—起用作一电源轨脊柱powerrailspine〇附图说明[0006]由以下本发明各种态样结合附图的详细说明可明白以上及其他的本发明目标、特征及优点，其中：[0007]图1的横截面图根据本发明的一或多个态样图标用于半导体装置互连结构的电性构造的一实施例。[0008]图2的横截面图根据本发明的一或多个态样图示半导体“缝合物stitch”的一实施例，其作为半导体装置互连的电性构造的一部份。[0009]图3的俯视图根据本发明的一或多个态样图标用于半导体装置的互连结构的电源轨构造。[0010]图4的一俯视图实施例根据本发明的一或多个态样图示使在具有小于铜的最小面积的非铜重金属电源轨上的VQ在互连结构的轨道track及电源轨上居中的效果。[0011]图5根据本发明的一或多个态样图示习知构造的一实施例，其用于使源极或漏极电性连接至用于半导体装置的互连结构的第一金属化层。该连接使用沟槽硅化物接触、（单一接触区及Vo实现。该栅极有独立接触。具体实施方式[0012]以下用图示于附图的非限定性实施例更详细地解释本发明的数个态样及其一些特征、优点及细节。省略习知材料、制造工具、加工技术等等的描述以免不必要地混淆本发明的细节。不过，应了解，尽管详细说明及特定实施例指出本发明的数个态样，然而它们皆仅供图解说明而不是用来限制。熟谙此艺者显然由本揭示内容可明白在本发明概念的精神及或范畴内有各种取代、修改、附加及或配置。[0013]可应用如用于本专利说明书及权利要求书中的近似语以修饰允许改变而不导致相关基本功能改变的任何数量表示法。因此，用一用语或数个用语例如“大约”）修饰的数值不受限于指定的确切数值。在某些情况下，该近似语可对应至用于测量该数值的仪器的精确度。[0014]用于本文的术语是只为了要描述特定实施例而非旨在限制本发明。如本文所使用的，英文单数形式“a”、“an”和“the”也旨在包括复数形式，除非上下文中另有明确指示。更应该理解，用语“包含（comprise”（以及任何形式的包含，例如“comprises”及“comprising”）、“具有”似及任何形式的具有，例如“has”及“having”）、“包括”似及任何形式的包括，例如“includes”及“including”）以及“含有”（以及任何形式的含有，例如“contains”及“containing”）都是开放的连系动词。结果，“包含”“具有”“包括”“含有”一或多个步骤或组件的方法或装置拥有该一或多个步骤或组件，但是不限于只有该一或多个步骤或组件。同样，“包含”、“具有”、“包括”、“含有”一或多个特征的方法步骤或装置组件拥有该一或多个特征，但是不限于只有该一或多个特征。此外，用某一方式组配而成的装置或结构至少是用该方式组配，但是也可用未表列的方式来组配。[0015]如本文所使用的，在使用用语“连接”提及两个实体组件时意指这两个实体组件直接连接。不过，用语“耦合”可意指直接连接或通过一或多个中间组件连接。[0016]如本文所使用的，用语“可能”及“也许”表示在一组情况内发生的可能性;拥有指定性质、特性或功能;及或限定另一动词，其通过表达与受限动词关连的能力、性能或可能性中的一或多个。因此，使用“可能”及“也许”指示一修饰用语明显适合、能够或适用于被指示的性能、功能或用法，同时考虑到在有些情况下，该修饰用语有时可能不适合、能够或适用。例如，在有些情况下，可预期一事件或性能，同时在其他情况下，该事件或性能不会发生，因此用“可能”及“也许”反映这种区别。[0017]如本文所使用的，除非另有说明，使用于例如测量值、大小等等的数值的用语“约”意指该数值可能有加减百分之5的变化。再者，若有使用的话，用语“低k电介质”指有电介质常数k小于3.9的电介质。[0018]如本文所使用的，“约”或“大约”表示有+-5%的所述数值。[0019]为求便于说明，本文使用空间相对用语，例如“在…之下”、“在…下面”、“低于”、“高于”、“上面的”及其类似者，以描述一组件或特征与另一组件或特征的关系，如附图所示。应了解，该空间相对用语旨在涵盖使用中装置或操作的不同取向，除了图示于附图的取向以外。例如，如果图中的装置翻过来，则被描述为在其他组件或特征“下面”或“之下”的组件方向会变成在其他组件或特征“上面”或“之上”。因此，示范用语“在…下面”可涵盖在上面及在下面两者的取向。装置可以其他方式定向（例如，转90度或其他方向）且应相应地解释该空间相对述词。在应用词组“中的至少一者”于列表时，它是应用于整个列表，而不是列表中的个别成员。[0020]以下参考为求容易了解而可能不按照比例绘制的附图，附图中相同或类似的组件用相同的附图标记表示。[0021]本发明通过下列步骤使半导体装置互连电源设计向前更进一步:通过提供一种电源轨构造，其包括Vo亦即，通到互连结构的第一金属化层的填孔接触（via—filledcontact，以及把接触区（CA分成用于中段MOL栅极优先技术例如，FDS0I装置的第一接触区与第二接触区。较佳地，该电源轨及接触区由具有小于铜的最小面积的一非铜重金属制成例如，钨及或钴而提供较薄的电源轨，且不需要用于较小几何的阻障材料，此一电源轨构造有用于半导体装置，例如逻辑、内存及模拟应用。Vo放在非铜电源轨的中心在线使得有可能使标准单兀链接库（standardcelllibrary缩小到7.5条轨道以下。电源轨脊柱中的Vo卡钉Vostaple取代习知锯齿形设计。也提供将第二接触区与CB栅极接触结合以节省额外的掩模。更提供基于CA的电源轨脊柱。[0022]图5根据本发明的一或多个态样图示习知构造500的一实施例用于使源极或漏极502电性连接至用于半导体装置的互连结构的第一金属化层504。该连接使用沟槽硅化物接触506、（单一接触区508及V〇510实现。栅极512有独立接触514。[0023]图1的横截面图根据本发明的一或多个态样图标半导体结构100的一实施例。该半导体结构包括，例如，有主动区104在其上面的衬底102。该主动区包括，例如，在沟道108与110之间的源极或漏极106以下，称为“源极漏极”）。金属栅极结构112及114各自在该沟道上面。以金属栅极结构114为例，各金属栅极结构包括金属栅极丨16，它可包括，例如，一或多个外部功函数层与内部金属、栅极帽盖11S、和间隔体12〇及122。在源极漏极上面的是第一接触区124,例如，它可呈方形或矩形，以及在金属栅极结构112及第一接触区两者上面的是第二接触区126,在此图示为电性耦合在一起的两个部份，但是可为单件。位于在第一接触区上面的第二接触区之上的是Vo128,它通到可为例如局部互连（l〇calinterconnect或第一金属化层电源轨的顶部层130。[0024]如图1所示，本发明提供一种双层接触区解决方案;第一接触区与第二接触区。该第一接触区，例如，可呈方形或矩形，且，不像沟槽硅化物，它不需要延伸越过整个源极漏极。该第二接触区使用于栅极接触以及通到第一接触区的源极及漏极连接，而不是用两个不同的接触。在此设计中，第二接触区座落在第一接触区上，这使得电源轨有可能不影响针脚存取pinaccess。此外，第二接触区可使用三维连接亦即，侧壁及上下连接）以便确保密集的链接库与双向连接。尽管图1只图标单一的成分结构集合在此，用于晶体管），然而应了解，实际上，会有更多以隔离区隔开者。应注意，从源极或漏极到顶部层的电性路径是直接的，且不穿越任何任何隔离区。[0025]图1的半导体结构可用传统方式制造，例如，使用习知工艺及技术。不过，尽管为使描述简洁只图示一部份，然而应了解，实际上，通常在同一个衬底上包括许多此类结构。[0026]在一实施例中，衬底102可包括任何含硅衬底，包括但不限于:硅Si、单晶硅、多晶桂、非晶桂、桂悬空（silicon-on-nothing，S0N、绝缘体上覆桂（silicon-on-insulator,SOI或取代绝缘体上覆桂（silicon-on-replacementinsulator，SRI或桂锗衬底及其类似者。衬底102可额外或以取代方式包括各种隔离、掺杂及或装置特征。该衬底可包括其他适当基本半导体，例如晶体中的锗Ge;化合物半导体，例如碳化硅SiC、砷化镓GaAs、磷化镓GaP、磷化铟（InP、砷化铟（InAs及或綈化铟InSb或彼等的组合;合金半导体，[0027]图2的横截面图根据本发明的一或多个态样图标半导体结构2〇〇的另一实施例。该半导体结构包括，例如，有主动区204在其上面的衬底202。该主动区包括，例如，设置在沟道例如，沟道208及210之间的许多源极漏极例如，源极漏极206。在该沟道上面的是与图1类似的金属栅极结构例如，金属栅极结构212，但是在此被简化。在此实施例中，金属栅极结构212己经历G0P栅极开路工艺以形成通到金属栅极结构212的通孔型连接via-typeconnection214。在通孔型连接上面的是通到第二接触区224的跳线215,以及在跳线上面的是第一Vo226。在源极漏极206上面的是外延半导体材料216例如，使用源极漏极作种而形成的）。在外延半导体材料上面的是第一接触区的第一部份218,它与第一接触区设置在主动区上面的第二部份220以空间221隔开。在第一接触区的第一部份及部份在第一接触区的第二部份上面的是第二接触区224。毗邻第二接触区且部份在第一接触区的第二部份上面的是双向VQ卡钉2%，这通过随机地将Vo钉入电源轨或其他电源栅格powergrid而免除两次图案化VQ的需要，从而允许更密集的链接库设计。在第二接触区的端部230及双向VQ卡钉上方的是第二V〇232。在第二Vo上面的是层234,它可为用于该半导体装置中的一或多个的互连结构的局部互连的一部份或第一金属化层电源轨的一部份。根据本发明的一或多个态样，第一接触区220的第二部份、第二接触区的右端部与毗邻双向Vo卡钉228、以及第二Vo232—起形成“缝合物”222。例如，在层234为第一金属化层电源轨时，该缝合物可用作第一金属化层电源轨的电源轨脊柱。[0028]在一实施例中，可视需要一起形成图2的通孔型连接214与第二接触区跳线215,与个别形成它们相比，这可节省掩模。[0029]相较于使用可在外延半导体材料上面的沟槽硅化物，把接触区分成第一接触区与第二接触区的图2构造比较不复杂。第二接触区用作局部互连以负责通到用于半导体装置的互连结构的第一金属化阶层的大部份连接。有掩模的栅极开路工艺允许通到栅极的类通孔连接via-likeconnection。在两步骤接触区填充后，使用峨邻第二接触区的V。卡钉连接至Vo。在一实施例中，具有小于铜的最小面积的一非铜重金属甚至14纳米以下的半导体技术，约为5，000平方纳米可使用于第二接触区。例如，钨有约1，500平方纳米的更小最小面积，以及有优于铜的EM。除更小的最小面积以外，尖端至尖端与尖端至侧边的间隔也较小。因此，有利的是，Vo不必接到每一个接触区至电源轨接点，允许Vo待在脊柱，但是仍然实现密度。铜的线端空隙Vo的MI重迭相对大，例如，约25至36纳米，然而例如肩约为12至18纳米。此外，本发明致能小于7.5条轨道的更密集的链接库及或在第一金属化层上面的第二金属化层的相当大孔隙率。第一接触区、第二接触区及Vo之间的独特三维连接提供通到第一金属化层电源轨的强健且较低的IR压降连接。它也解决习知的良率可靠性风险；亦艮P，V〇与沟槽硅化物短路。[0030]图3的俯视图图示根据本发明的一或多个态样的半导体结构300的另一实施例。该半导体结构包括，例如，有共享第一接触区304越过其中心的第一金属化层电源轨302。第二接触区（例如，第二接触区306及308设置成与共享第一接触区及电源轨正交。通到在半导体结构未图标上的第一金属化层结构的接触例如，接触312及314邻近第二接触区且在共享第一接触区上面。如图示，V〇例如，V。310沿着第一金属化层电源轨与第一接触区的中心以规则或随机的方式设置。[0031]使用基于CA的脊柱允许第一金属化层M〇电源轨的宽度减少参考图4。例如，30纳米宽度的基于CA的脊柱允许第一金属化层电源轨的宽度从约64纳米减少到约40至50纳米。把Vo放在脊柱的中心，连同较薄的非铜电源轨，允许使用单次图案化与两次或更多次图案化相比），致能缩放比例，且允许沿着脊柱长度随机安置V。，这是在使用置放与布线place-and-route，PR工具的阶段之后，且允许满足EMIR的要求。对于只有电源轨的习知VoMi，基于CA的脊柱进一步致能较小的轨道链接库7.5条轨道以下，或小约7%，或明显比基于CB的脊柱链接库更小的链接库。[0032]图4为俯视图的一实施例，其根据本发明的一或多个态样显示使V。在电源轨上居中的效果。习知互连结构404的轨道400及电源轨402图示于左边。在不使V。，例如，Vo406,如同本发明地沿着电源轨铜的中心线居中下，需要第一数目的轨道在此，图示为6条，但是这只是范例）。不过，在Vo例如，Vo408放在非铜电源轨例如，电源轨412的中心线410上的情形下，互连结构416可使用减少数目的轨道414在此，图示5条）。[0033]相较于习知V〇布置，使Vo与较薄的非铜电源轨一起居中设置以允许减少轨道的数目。较薄电源轨的致能通过基于CA1的脊柱，其包括图2的缝合物。在一实施例中，习知电源轨的厚度，例如，可约为64纳米，然而本发明的电源轨厚度，例如，可约为40纳米至约50纳米。[0034]在第一态样，以上所掲示的是一种半导体结构。该半导体结构包括半导体装置的源极或漏极区，用于该半导体装置的互连结构的第一金属化层，电性耦合至该源极或漏极区的第一接触区，电性耦合至该第一接触区的第二接触区，以及电性耦合至该第二接触区的Vq，该第一金属化层电性耦合至该VQ。该半导体结构更包括第一栅极与第二栅极，该第一栅极与该弟一栅极为金属栅极，该源极或漏极区设置成邻近该第一栅极及该第二栅极中的一或多个，以及该第一接触区也电性親合至该第一栅极及该第二栅极中的一或多个。沟槽硅化物不存在于该半导体结构中，以及该半导体结构是平的。[0035]在一实施例中，该第一接触区与该第二接触区由具有小于铜的最小面积的一非铜重金属制成。在一实施例中，该非铜重金属可包括，例如，钨及或钴。[0036]在第二态样，以上所揭不的是一种半导体结构。该半导体结构包括半导体装置的源极或漏极区，电性耦合至该源极或漏极区的第一接触区，电性耦合至该第一接触区的第二接触区，邻近该第二接触区且电性耦合至该第二接触区及该第一接触区的V。双向卡钉，在该第二接触区及该Vo双向卡钉上面且与该第二接触区及该VQ双向卡钉电性耦合的Vq。该半导体结构更包括第一栅极与第二栅极，该第一栅极与该第二栅极为金属栅极，该源极或漏极区设置成邻近该第一栅极及该第二栅极中的一或多个，以及该第二接触区也电性耦合至该第一栅极及该第二栅极中的一或多个。沟槽硅化物不存在于该半导体结构中，以及该半导体结构是平的。[0037]在一实施例中，该源极或漏极区可包括，例如，外延半导体材料。[0038]在一实施例中，第二态样的半导体结构可进一步包括，例如，通孔型栅极接触，其电性耦合该第二接触区与该第一栅极及该第二栅极中的一或多个。在一实施例中，该半导体结构可进一步包括，例如，从该第二接触区到该第一栅极及该第二栅极中的一或多个的跳线。[0039]在一实施例中，第二态样的半导体结构可进一步包括，例如，局部互连，一或多个该Vo电性耦合至该局部互连。[0040]在二实施例中，第二态样的半导体结构可进一步包括，例如，第一金属化层电源轨，一或多个该V。电性耦合至该第一金属化层电源轨。在一实施例中，该第一金属化层电源轨，例如，由具有小于铜的最小面积的非铜重金属制成。在一实施例中，该非铜重金属由钨及或钴制成。[0041]在一实施例中，该V〇,例如，可沿着该第一金属化层电源轨的中心长度设置。在一实施例中，该Vq可包括，例如，至少两个VQ，该至少两个VQ与该第一金属化层电源轨在其中心长度上随机地电性鍋合。[0042]在一实施例中，该第一接触区与该第二接触区，例如，可由具有小于铜的最小面积的非铜重金属制成。在一实施例中，该非铜重金属可包括，例如，钨及或钴。[0043]在第三态样，以上所揭示的是一种半导体结构。该半导体结构包括第一接触区，在该第一2触区上面且与该第一接触区电性耦合的第二接触区，邻近该第二接触区且电性耦合至该第一接触区及该第一接触区的V。双向卡钉。该半导体结构更包括在该第二接触区及该Vo双向卡钉上面且与该第二接触区及该Vq双向卡钉电性耦合的Vq，以及电性耦合至该v〇的第一金属化层电源轨，该第一金属化电源轨由具有小于铜的最小面积的非铜重金属制成。该第一接触区、该第二接触区、该Vq双向卡钉及该V〇,与该第一金属化层电源轨一起用作一电源轨脊柱。[0044]在一实施例中，该非铜重金属可包括，例如，钨及或钴。[0045]在一实施例中，第三态样的半导体结构的V〇,例如，可沿着该第一金属化层电源轨的中心长度设置。[0046]在一实施例中，该第一接触区与该第二接触区，例如，可由具有小于铜的最小面积的非铜重金属制成。在一实施例中，该非铜重金属可包括，例如，鹤及或钴。[0047]尽管本文已描述及图示本发明的数个态样，然而熟谙此艺者仍可做出替代态样以实现相同的目标。因此，希望随附权利要求书可涵盖落在本发明真正精神及范畴内的所有此类替代态样。

权利要求：1.一种半导体结构，包含：至少一半导体装置的至少一源极或漏极区；用于该至少一半导体装置的互连结构的第一金属化层；电性親n至该至少一源极或漏极区的至少一第一接触区；电性耦合至该至少一第一接触区的至少一第二接触区；，^性耦|至该至少一第二接触区的至少一VQ，该第一金属化层电性耦合至该至少一％;至少—第二栅极，其巾，该至少―第―讓与该至少—第二栅极为金属栅极，（、中，该至少一源极或漏极区设置成邻近该至少一第一栅极及该至少一第二栅极中的一或多个，以及其中，该至少一第二接触区也电性耦合至该至少一第一栅极及该至少一第二栅极中的一或多个;以及其中，沟槽硅化物不存在于该半导体结构中，以及其中，该半导体结构是平的。2.如权利要求1所述的半导体结构，其中，该至少一第一接触区与该至少一第二接触区由具有小于铜的最小面积的非铜重金属制成。3.如权利要求2所述的半导体结构，其中，该非铜重金属包含钨与钴的至少一者。4.一种半导体结构，包含：至少一半导体装置的至少一源极或漏极区；至少一第一接触区，电性耦合至该至少一源极或漏极区；至少一第二接触区，电性耦合至该至少一第一接触区；至少一Vo双向卡钉，其邻近该至少一第二接触区且电性耦合至该至少一第二接触区及该至少一第一接触区；至少一V〇,其在该至少一第二接触区及该至少一Vq双向卡钉上面且电性耦合至该至少一第二接触区及该至少一VQ双向卡钉；至少一第一栅极与至少一第二栅极，其中，该至少一第一栅极与该至少一第二栅极为金属栅极，其中，该至少一源极或漏极区设置成邻近该至少一第一栅极及该至少一第二栅极中的一或多个，以及其中，该至少一第二接触区也电性耦合至该至少一第一栅极及该至少一第二栅极中的一或多个;以及其中，沟槽硅化物不存在于该半导体结构中，以及其中，该半导体结构是平的。5.如权利要求4所述的半导体结构，其中，该至少一源极或漏极区包含外延半导体材料。6.如权利要求4所述的半导体结构，更包含一通孔型栅极接触，其电性耦合该至少一第一栅极及该至少一第二栅极中的一或多个与该至少一第二接触区。7.如权利要求6所述的半导体结构，更包含从该至少一第二接触区至该至少一第一栅极及该至少一第二栅极中的一或多个的跳线。8.如权利要求4所述的半导体结构，更包含一局部互连，其中，该至少一Vq中的一或多个电性耦合至该局部互连。9.如权利要求4所述的半导体结构，更包含一第一金属化层电源轨，其中，该至少一％中的一或多个电性耦合至该第一金属化层电源轨。10.如权利要求9所述的半导体结构，其中，该第一金属化层电源轨由具有小于铜的最小面积的非铜重金属制成。11.如权利要求10所述的半导体结构，其中，该非铜重金属包含钨与钴的至少一者。12.如权利要求10所述的半导体结构，其中，该至少一V。沿着该电源轨的中心长度设置。13.如权利要求12所述的半导体结构，其中，该至少一V。包含至少两个％，该至少两个V〇与该第一金属化层电源轨在其中心长度上随机地电性耦合。14.如权利要求4所述的半导体结构，其中，该至少一第一接触区与该至少一第二接触区由具有小于铜的最小面积的非铜重金属制成。15.如权利要求14所述的半导体结构，其中，该非铜重金属包含钨与钴的至少一者。16.—种半导体结构，包含：至少一第一接触区；至少一第二接触区，其在该至少一第一接触区上面且电性耦合至该至少一第一接触区；至少一VQ双向卡钉，其邻近该至少一第二接触区且电性耦合至该至少一第二接触区及该至少一第一接触区；至少一Vq，其在该至少一第二接触区及该至少一VQ双向卡钉上面且电性耦合至该至少一第二接触区及该至少一Vo双向卡钉；以及第一金属化层电源轨，其电性耦合至该至少一Vq，其中，该第一金属化电源轨由具有小于铜的最小面积的非铜重金属制成；其中，该至少一第一接触区、该至少一第二接触区、该至少一Vo双向卡钉及该至少一Vo，连同该第一金属化层电源轨，一起用作一电源轨脊柱。17.如权利要求16所述的半导体结构，其中，该非铜重金属包含钨与钴的至少一者。18.如权利要求16所述的半导体结构，其中，该至少一Vo沿着该电源轨的中心长度设置。I9•如权利要求16所述的半导体结构，其中，该至少一第一接触区与该至少一第二接触区由具有小于铜的最小面积的非铜重金属制成。20.如权利要求19所述的半导体结构，其中，该非铜重金属包含钨与钴的至少一者。

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