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申请/专利权人：华中科技大学
摘要：本发明公开了一种顺从DDR内存访问时序的存内运算系统，属于内存储器与科学计算领域，包括：行级并行度驱动的时序终止机理，利用行非线性充电特性，以减小tRCD和tRP的尾延迟；以及行块交错、行列协同的向量矩阵乘法vector‑matrixmultiplication，VMM访问机理，在不增加外围列ADC精度开销的情况下，减小tRAS并重叠CL时序参数，减小交叉点RAM内部核心延迟；提出的行访问和列访问协同优化的内存硬件设计能够以内存储器为中心的方式使能顺从DDR内存访问时序的VMM运算，以实现低延迟、高位宽的数据密集型科学计算计算物理负载的高效硬件执行。
主权项：1.一种顺从DDR内存访问时序的存内运算系统，其特征在于，包括：交叉点RAM及其模组上的内存控制器；所述内存控制器用于通过如下操作控制交叉点RAM原位执行VMM运算：向所述交叉点RAM内的目标子阵列子阵列发送行块ACT_BULK命令，以使所述目标子阵列子阵列执行：将目标行块内具有非零输入的行打开，以使所述目标行块原位地执行模拟向量矩阵乘法运算，然后启用行缓冲器，以将所述目标行块的向量矩阵乘法运算结果存储到行缓冲器中并锁存；所述行块为单元阵列中相邻的N1个行；在所述行缓冲器锁存稳定时，向所述目标子阵列发送列组VMM命令，以使所述目标子阵列子阵列执行：从所述行缓冲器中读取目标列组对应的内容到ADC进行模数转换后，传输至全局移位累加的数据路径进行移位累加；所述列组为单元阵列中具有相同间隔的N2个列；其中，N1和N2均为大于1的整数。
全文数据：
权利要求：
百度查询： 华中科技大学 一种顺从DDR内存访问时序的存内运算系统
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