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申请/专利权人：电子科技大学

摘要：本发明公开了一种基于时间幅度转换的时间间隔测量装置，先根据上位机发出的控制字产生控制信号，用于控制装置运行；然后采用FPGA控制模拟通道，测量通道延时τAB或者τBA，并完成输入信号预处理；接着，波形比较变换将模拟通道的输出信号整形成FPGA能够正确处理的待测脉冲信号，再通过FPGA对待测脉冲信号进行时间粗计数、亚周期时间提取、亚周期时间脉冲展宽和误差校正，最后通过时间幅度转换单元采样量化。

主权项：1.一种基于时间幅度转换的时间间隔测量装置，其特征在于，包括：信号预处理单元、波形比较变换单元、时间幅度转换单元、可编程逻辑阵列FPGA和上位机；所述信号预处理单元包含A、B两个模拟通道，用于对输入信号进行调理，并根据FPGA发送的控制信号设置A、B两个模拟通道的测量时间间隔；上位机发送的控制信号至预处理单元，然后控制预处理单元设置基准通道，当预处理单元设置模拟通道A为基准通道时，设置模拟通道B相对于模拟通道A的测量时间间隔τAB；反之，设置模拟通道A相对于模拟通道B的测量时间间隔τBA；所述波形比较变换单元，包含迟滞比较器和电平转换器；接收来自FPGA的控制信号，并控制迟滞比较器的触发电平，使A、B两个模拟通道的输入信号经过迟滞比较器后得到时间间隔长度关系不变的两路差分脉冲信号，两路差分脉冲信号再经过电平转换器的电平转换后，得到边沿陡峭且能够被FPGA接收的两路待测脉冲信号；所述FPGA包括时间间隔测量模块、控制单元、亚周期时间展宽模块和数据整合模块；其中，时间间隔测量模块又包括分频延迟模块、亚周期时间提取模块、误差校正模块和粗计数模块；两路待测脉冲信号输入至FPGA后，通过分频延迟模块对两路待测脉冲信号进行分频延时处理，其处理过程为：先对两路待测脉冲信号分频，降低频率；再以信号预处理单元中基准通道的输入信号作为标准，对另一通道的输入信号通过分频延迟链作固定延时Tdelay处理，从而得到时序正确且可用于测量零时间间隔的两路脉冲信号，记为脉冲信号Sa和脉冲信号Sb；然后将脉冲信号Sa和Sb输入至粗计数模块，将固定延时Tdelay输入至误差校正模块；在粗计数模块中，将脉冲信号Sa和Sb进行逻辑与操作，得到原闸门信号SOriG；将控制单元输出的控制信号SEn与原闸门信号SOri进行逻辑与操作，得到待测时间间隔信号STI，待测时间间隔信号STI上的每个脉冲脉宽正好为测量时间间隔τ，τ∈τAB,τBA；将待测时间间隔信号STI与FPGA内部的标准时钟CLK进行同步，得到用于粗计数拓宽测量范围的同步闸门脉冲，其闸门宽度TRg；当同步闸门脉冲上升沿到来时，在闸门宽度TRg内，利用计数器对同步闸门脉冲的脉宽进行计数，得到粗计数值N0，并将粗计数值发送给数据整合模块；另外，将待测时间间隔信号STI与同步闸门脉冲发送给亚周期时间提取模块；在亚周期时间提取模块中，将待测时间间隔信号STI与同步闸门脉冲进行异或处理，得到亚周期时间脉冲，然后输入至亚周期展宽模块；所述亚周期展宽模块拓宽亚周期时间脉冲上的前沿亚周期时间TSubFr和后沿亚周期时间TSubRe；亚周期时间展宽模块将前沿亚周期时间TSubFr展宽数个标准时钟周期，得到脉宽为TExtFr的展宽脉冲SExtFr；另外周期展宽模块通过内部的标准时钟CLK对前沿亚周期展宽时间TExtFr处理，生成代表脉宽下限TFlLiFr的展宽脉冲SFlLiFr和代表脉宽上限TUpLiFr的展宽脉冲SUpLiFr，然后将展宽脉冲SExtFr、SFlLiFr、SUpLiFr输入至时间幅度转换单元；另外，亚周期时间展宽模块将后沿亚周期时间TSubRe展宽数个标准时钟周期，得到脉宽为TExtRe的展宽脉冲SExtRe；另外周期展宽模块通过内部的标准时钟CLK对后沿亚周期展宽时间TExtRe处理，生成代表脉宽下限TFlLiRe的展宽脉冲SFlLiRe和代表脉宽上限TUpLiRe的展宽脉冲SUpLiRe，然后将展宽脉冲SExtRe、SFlLiRe、SUpLiRe输入至时间幅度转换单元；在误差校正模块中，FPGA根据固有延时TDelay生成标准延迟链，产生校正脉冲SDelay；另外，FPGA通过内部的标准时钟CLK对固有延时TDelay处理，生成代表脉宽下限TFlLi的校正脉冲SFlLi和代表脉宽上限TUpLi的校正脉冲SUpLi，然后将校正脉冲SDelay、SFlLi、SUpLi输入至时间幅度转换单元；所述时间幅度转换单元包括充放电单元和ADC；时间幅度转换单元单次工作流程依次为充电、采样、放电，具体过程为：充放电单元接收来自FPGA的控制信号，并依次控制各路脉冲分别对充放电单元中的电容进行线性充电，当电容充电完成后，控制ADC对充电结果进行采样，再将采样结果反馈给至FPGA；采样结束后立即控制充放电单元中的电容进行完全放电；单次工作结束后采样一组电压数字量，其中，利用展宽脉冲SExtFr、SFlLiFr、SUpLiFr依次进行线性充电后，采样出电压数字量NExtFr、NFlLiFr和NUpLiFr；利用展宽脉冲SExtRe、SFlLiRe、SUpLiRe依次进行线性充电后，采样出电压数字量NExtRe、NFlLiRe和NUpLiRe；利用校正脉冲SDelay、SFlLi、SUpLi依次进行线性充电后，采样出电压数字量NDelay、NFlLi和NUpLi；最后，时间幅度转换单元将所测得的电压数字量打包发送给数据整合模块；所述数据整合模块将粗计数数据与电压数字量包一起发送给上位机；所述上位机一方面通过下发控制字到FPGA的控制单元，通过控制单元参数对应的控制信号来控制整个装置的工作；另一面，上位机根据粗计数数据和电压数字量包计算最终的测量时间间隔τ： 其中，T0为标准延迟链与分频信号延迟链的延时差异。

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百度查询： 电子科技大学 一种基于时间幅度转换的时间间隔测量装置