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申请/专利权人：广东汇芯半导体有限公司

摘要：本发明涉及集成电路技术领域，特别是一种智能功率模块的互锁及死区时间电路，包括高压驱动IC、低压驱动IC；还包括互锁及死区时间单元；互锁及死区时间单元用于外接第一上桥、第一下桥驱动PWM信号，生成第二上桥、第二下桥驱动PWM信号；当第一上桥、第一下桥驱动PWM信号的电平相同时，第二上桥、第二下桥驱动PWM信号均为低电平；当电平相反时，第二上桥、第二下桥驱动PWM信号分别与第一上桥、第一下桥驱动PWM信号的电平相反，且它们生成上升沿时，延时死区时间DT；从而使上、下桥的驱动PWM信号上升沿和下降沿之间存在死区时间且当上、下桥的驱动PWM信号同时刻电平相同时互锁为低电平，防止IPM烧毁。

主权项：1.一种智能功率模块的互锁及死区时间电路，包括高压驱动IC、低压驱动IC；其特征在于：还包括互锁及死区时间单元；所述互锁及死区时间单元的VCC端和COM端分别用作所述智能功率模块的VCC端和COM端，所述互锁及死区时间单元的三个上桥输入端和三个下桥输入端分别用作所述智能功率模块的三个上桥输入端和三个下桥输入端；所述互锁及死区时间单元的三个上桥输出端分别与所述高压驱动IC的三个驱动信号输入端电连接，所述互锁及死区时间单元的三个下桥输出端分别与所述低压驱动IC的三个驱动信号输入端电连接；所述互锁及死区时间单元用于外接第一上桥驱动PWM信号和第一下桥驱动PWM信号，生成第二上桥驱动PWM信号和第二下桥驱动PWM信号；当所述第一上桥驱动PWM信号和所述第一下桥驱动PWM信号的电平相同时，所述第二上桥驱动PWM信号和所述第二下桥驱动PWM信号均为低电平；当所述第一上桥驱动PWM信号和所述第一下桥驱动PWM信号的电平相反时，所述第二上桥驱动PWM信号和所述第二下桥驱动PWM信号分别与所述第一上桥驱动PWM信号和所述第一下桥驱动PWM信号的电平相反，且所述第二上桥驱动PWM信号或所述第二下桥驱动PWM信号生成上升沿时，延时死区时间DT；所述互锁及死区时间单元包括第一反相电路、第一死区时间电路、第二反相电路、第一输出及互锁电路、第三反相电路、第二死区时间电路、第四反相电路和第二输出及互锁电路；所述第一反相电路的输入端用作所述互锁及死区时间单元的下桥输入端，所述第三反相电路的输入端用作所述互锁及死区时间单元的上桥输入端，所述第一输出及互锁电路的输出端用作所述互锁及死区时间单元的上桥输出端，所述第二输出及互锁电路的输出端用作所述互锁及死区时间单元的下桥输出端，所述第一反相电路的VCC端用作所述互锁及死区时间单元的VCC端，所述第三反相电路的COM端用作所述互锁及死区时间单元的COM端；所述第一反相电路的输出端和所述第一死区时间电路的输入端电连接，所述第一死区时间电路的输出端和所述第二反相电路的输入端电连接，所述第二反相电路的输出端和所述第一输出及互锁电路的输入端电连接，所述第一输出及互锁电路的互锁端和所述第三反相电路的输入端电连接；所述第三反相电路的输出端和所述第二死区时间电路的输入端电连接，所述第二死区时间电路的输出端和所述第四反相电路的输入端电连接，所述第四反相电路的输出端和所述第二输出及互锁电路的输入端电连接，所述第二输出及互锁电路的互锁端和所述第一反相电路的输入端电连接；所述第一反相电路的VCC端、所述第一死区时间电路的VCC端、所述第二反相电路的VCC端、所述第一输出及互锁电路的VCC端、所述第三反相电路的VCC端、所述第二死区时间电路的VCC端、所述第四反相电路的VCC端均和所述第二输出及互锁电路的VCC端电连接；所述第一反相电路的COM端、所述第一死区时间电路的COM端、所述第二反相电路的COM端、所述第一输出及互锁电路的COM端、所述第三反相电路的COM端、所述第二死区时间电路的COM端、所述第四反相电路的COM端均和所述第二输出及互锁电路的COM端电连接；所述第一反相电路用于接收所述第一下桥驱动PWM信号，对所述第一下桥驱动PWM信号进行第一次反相并传输至所述第一死区时间电路；所述第一死区时间电路用于对第一次反相后的所述第一下桥驱动PWM信号进行第二次反相并生成所述死区时间DT后传输至所述第二反相电路；所述第二反相电路用于对第二次反相后的所述第一下桥驱动PWM信号进行第三次反相并传输至所述第一输出及互锁电路；所述第一输出及互锁电路用于接收第三次反相后的所述第一下桥驱动PWM信号和所述第一上桥驱动PWM信号，生成所述第二上桥驱动PWM信号；当第三次反相后的所述第一下桥驱动PWM信号和所述第一上桥驱动PWM信号的电平相反时，所述第二上桥驱动PWM信号为低电平；当第三次反相后的所述第一下桥驱动PWM信号和所述第一上桥驱动PWM信号的电平相同时，所述第二上桥驱动PWM信号和所述第一上桥驱动PWM信号的电平相反；所述第三反相电路用于接收所述第一上桥驱动PWM信号，对所述第一上桥驱动PWM信号进行第一次反相并传输至所述第二死区时间电路；所述第二死区时间电路用于对第一次反相后的所述第一上桥驱动PWM信号进行第二次反相并生成所述死区时间DT后传输至所述第四反相电路；所述第四反相电路用于对第二次反相后的所述第一上桥驱动PWM信号进行第三次反相并传输至所述第二输出及互锁电路；所述第二输出及互锁电路用于接收第三次反相后的所述第一上桥驱动PWM信号和所述第一下桥驱动PWM信号，生成所述第二下桥驱动PWM信号；当第三次反相后的所述第一上桥驱动PWM信号和所述第一下桥驱动PWM信号的电平相反时，所述第二下桥驱动PWM信号为低电平；当第三次反相后的所述第一上桥驱动PWM信号和所述第一下桥驱动PWM信号的电平相同时，所述第二下桥驱动PWM信号和所述第一下桥驱动PWM信号的电平相反；所述第一死区时间电路包括电阻R1、电容C1、开关件PM2和开关件NM2；所述开关件PM2的第一端用作所述第一死区时间电路的输入端，所述开关件NM2的第三端用作所述第一死区时间电路的输出端，所述开关件PM2的第二端用作所述第一死区时间电路的VCC端，所述开关件NM2的第二端用作所述第一死区时间电路的COM端；所述开关件PM2的第一端和所述开关件NM2的第一端电连接，所述开关件PM2的第三端和所述电阻R1的一端电连接，所述电阻R1的另一端、所述电容C1的一端均和所述开关件NM2的第三端电连接，所述电容C1的另一端和所述开关件NM2的第二端电连接；当第一次反相后的所述第一下桥驱动PWM信号为高电平时，所述开关件PM2关断，所述开关件NM2导通；当第一次反相后的所述第一下桥驱动PWM信号为低电平时，所述开关件PM2导通，所述开关件NM2关断；所述开关件PM2为PMOS管，所述开关件NM2为NMOS管；所述PMOS管的栅极用作所述开关件PM2的第一端，所述PMOS管的源极用作所述开关件PM2的第二端，所述PMOS管的漏极用作所述开关件PM2的第三端；所述NMOS管的栅极用作所述开关件NM2的第一端，所述NMOS管的源极用作所述开关件NM2的第二端，所述NMOS管的漏极用作所述开关件NM2的第三端。

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