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申请/专利权人：微软技术许可有限责任公司
摘要：本公开涉及一种利用来自逻辑块的进位输入信号和进位输出信号在可编程硬件例如，FPGA硬件上实现逻辑函数的进位链逻辑系统。特别地，进位链逻辑系统的实现促进具有大量输入信号的逻辑门例如，ANDOR门的实现，而不会引起由在跨不同逻辑级而实现的逻辑组件之间路由输出信号所引起的路由延迟。例如，本文中描述的实现涉及在公共逻辑级上跨多个逻辑组件在逻辑链的加法器之间馈送进位输出信号，从而减少由经由可编程硬件的路由结构来路由信号所引起的路由惩罚。
主权项：1.一种在逻辑模块的进位链上实现的方法，所述方法包括：接收包括多个输入比特的输入矢量；接收包括起始比特和多个矢量比特的比特矢量；将所述起始比特和所述多个输入比特中的第一输入比特提供给所述进位链中的第一加法器；基于所述起始比特和所述第一输入比特在所述第一加法器处生成第一进位输出比特；提供来自所述多个矢量比特的每个矢量比特和来自所述多个输入比特的相关联的输入比特作为到所述进位链中的附加加法器的输入；以及将来自每个加法器的进位输出比特提供给所述进位链中的下一加法器，以基于来自所述进位链中的最后加法器的最后进位输出比特生成输出。
全文数据：
权利要求：
百度查询： 微软技术许可有限责任公司 在可编程硬件上使用AND/OR减少进位链
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