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申请/专利权人：电子科技大学

摘要：本发明属于模拟数字混合集成电路领域，具体为一种基于多边沿采样的高速DAC电路。本发明采用的多边沿采样的方式，降低了DAC电流源开关电路以及其他大部分电路单元工作的速度，将电路的时钟频率降低为传统的12，从而增大了电路内部的时钟和数据处理的时间裕度，实现了1.2GSPS的高转换速率；辅助电流源开关的加入，有效增加了电流源开关模块的输出阻抗，优化了DAC系统的动态性能；采用锁存器模块对差分信号的交叉点高度进行调整，防止差分信号同时为零而导致DAC电流源开关同时关闭的情况发生，优化了DAC高速率采样的动态性能。本发明解决了现有高速DAC电路依赖于基础结构难以提升其动态性能的问题。

主权项：1.一种基于多边沿采样的高速DAC电路，其特征在于，包括：锁存器模块和高频开关阻抗模块；所述锁存器模块包括PMOS管M11-M16，NMOS管M17-M20、Ms1、Ms2，第一反相器和第二反相器，涉及信号Data、Data_n、Q、Qn、CLK和CLKn；其中，M11和M12的源极与电源电压VDD相连接，M11的漏极与M13的源极相连接并作为信号Q的输出节点，M12的漏极与M14的漏极相连接并作为信号Qn的输出节点，M11和M12的栅极接VBias；M13和M14的漏极接地，M13的栅极接M15的源极，M14的栅极接M15的源极；VBias是保证M11和M12工作在饱和区的偏置电压；M15的栅极与Ms1的漏极和M17的栅极相连接，M15的漏极与M17的漏极、M19的漏极、M20的栅极相连接，M15的源极与M13的栅极相连接；M17的源极和M19的源极接地；M16的栅极与Ms2的漏极和M18的栅极相连接，M16的漏极与M18的漏极、M20的漏极、M19的栅极相连接；M16的源极与M14的栅极相连接；M18的源极和M20的源极接地；第一反相器的输入端接第二反相器的输出端后，再接到Ms1的漏极；第一反相器的输出端接第二反相器的输入端后，再接到Ms2的漏极；输入信号Data从Ms1的源极输入，信号CLK输入到Ms1的栅极；输入信号Data_n从Ms2的源极输入，信号CLKn输入到Ms2的栅极；锁存器模块对输入信号Data和Data_n进行交叉点下移，并对其进行时钟同步处理输出信号Q和Qn到高频开关阻抗模块；所述高频开关阻抗模块包括：电流源模块和电流源开关模块；所述电流源模块包括PMOS管M5和M6；M6的源极接电源电压VDD，M6的漏极接M5的源极，M5的漏极接电流源开关模块；在DAC进行数模信号转换时，按照电流舵型DAC对于单位电流源输出电流大小的定义：Ilsb＝IFS2N-1其中Ilsb为单位电流源输出电流大小，IFS为电流舵型DAC的满量程电流，N为电流舵型DAC的最高精度；由外部电路提供相适应的偏置电压输入到M5管和M6管的栅极，得到符合设计值的电流I0通过M5的漏极输出到电流源开关模块，电流源模块和电流源开关模块的连接点为X点；所述电流源开关模块包括：第一差分开关支路、第二差分开关支路、第三差分开关支路和第四差分开关支路；第一差分开关支路包括：PMOS管M1、M2，负载电阻R1；第二差分开关支路包括：PMOS管M3、M4，负载电阻R2；第三差分开关支路包括：PMOS管M7、M8，负载电阻R3；第四差分开关支路包括：PMOS管M9、M10，负载电阻R4；M1～M4、M7～M10的源极均接至M5的漏极；M1的漏极与M3的漏极、负载电阻R1连接，R1的另一端接GND；M2的漏极接M4的漏极、负载电阻R2，R2的另一端接GND；M7的漏极与M8的漏极接负载电阻R3，负载电阻R3的另一端接GND；M9的漏极和M10的漏极接负载电阻R4，负载电阻R4的另一端接GND；M1、M2、M7和M8的栅极均接至M11的漏极以信号Q为输入，M3、M4、M9和M10的栅极均接至M12的漏极以信号Qn为输入；第一差分开关支路、第二差分开关支路用于交替实现数字信号的多边沿采样；第三差分开关支路和第四差分开关支路为第一差分开关支路和第二差分开关支路的辅助电流源开关；M7的栅极接M2的栅极，M8的栅极接M1的栅极，M9的栅极接M4的栅极，M10的栅极接M3的栅极，分别作为M1、M2、M3、M4的辅助电流源开关管。

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