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申请/专利权人：中国科学院精密测量科学与技术创新研究院

摘要：本发明公开了一种提升PTP时间同步精度的装置，包括主节点CPU处理单元、FPGA延迟链模块、主节点FPGAPLL模块、FPGA发送端时间戳记录模块、PTP主节点PHY芯片以及主节点时钟模块，PTP从节点包括PTP从节点PHY芯片、FPGA接收端时间戳记录模块、从节点FPGAPLL模块、从节点时钟模块以及从节点CPU处理单元。本发明还公开了一种提升PTP时间同步精度的方法，本发明针对PTP主从同步链路建立链接过程引入的不确定延时进行处理，通过引入FPGA延迟链模块，同时采用主节点CPU处理单元生成可变的FPGA延时链移相数，从而获取不确定延时量，能够在一定程度上提高PTP主从时间同步精度。

主权项：1.一种提升PTP时间同步精度的装置，包括PTP主节点，其特征在于，PTP主节点中主节点CPU处理单元1将FPGA延时链移相数n输入FPGA延迟链模块2；主节点时钟模块6将主节点系统时钟C输入至FPGA延迟链模块2；FPGA延迟链模块2根据FPGA延时链移相数n以及主节点系统时钟C生成移相时钟C*；移相时钟C*经主节点FPGAPLL模块3倍频得到发送端时间戳记录模块工作时钟和主节点PHY芯片工作时钟发送端时间戳记录模块工作时钟输入至FPGA发送端时间戳记录模块4，主节点PHY芯片工作时钟输入至PTP主节点PHY芯片5，FPGA发送端时间戳记录模块4与PTP主节点PHY芯片5连接，FPGA发送端时间戳记录模块4与主节点CPU处理单元1之间相互传输PTP报文，还包括PTP从节点，PTP从节点中从节点时钟模块10输出从节点系统时钟C′至从节点FPGAPLL模块9；从节点系统时钟C′经从节点FPGAPLL模块9倍频得到接收端时间戳记录模块工作时钟C1′25M和从节点PHY芯片工作时钟C2′5M，接收端时间戳记录模块工作时钟C1′25M输入至FPGA接收端时间戳记录模块8，从节点PHY芯片工作时钟C2′5M输入至PTP从节点PHY芯片7；FPGA接收端时间戳记录模块8与PTP从节点PHY芯片7连接，FPGA接收端时间戳记录模块8与从节点CPU处理单元11之间相互传输PTP报文；PTP从节点PHY芯片7与PTP主节点PHY芯片5之间通过以太网链路进行连接。

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百度查询： 中国科学院精密测量科学与技术创新研究院 一种提升PTP时间同步精度的装置及方法