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申请/专利权人：卡斯柯信号有限公司
摘要：本发明涉及一种并行总线抗干扰的数字滤波方法，包含以下步骤：S1：利用FPGA或CPLD的总线采样时钟采样干扰信号，并在测试引脚上输出该干扰信号；S2：根据干扰信号宽度和采样时钟周期确定滤波位数；S3：对所述干扰信号进行滤波处理。本发明提供的数字滤波方法能够很好地滤除一些信号毛刺干扰，可提高总线的准确性和可靠性，同时并不会降低总线的速率；相比于在硬件上进行布局的改进，这种方法简单灵活，只需要在FPGA或CPLD的代码上进行优化就可以很好地解决问题；针对不同的干扰强度，可以灵活调整滤波器的宽度，提高时序的可靠性；并行总线易受干扰，可以灵活选择对特定信号做滤波。
主权项：1.一种并行总线抗干扰的数字滤波方法，其特征在于，包含以下内容：利用FPGA或CPLD的总线采样时钟对输入信号进行干扰信号采样，并在测试引脚上输出该干扰信号；根据干扰信号宽度和采样时钟周期确定滤波位数；对所述干扰信号进行滤波处理：信号滤波寄存器通过采样时钟存储上一周期的输入信号，在每个时钟采样周期内对信号滤波寄存器存储的上一周期的输入信号和当前周期的输入信号的组成值进行判断，如果组成值为相等的高电平或者低电平，则认为当前周期的输入信号是正确的无干扰的，信号滤波寄存器将当前的组成值移位输出到输出寄存器，当前周期的输入信号保存到信号滤波寄存器；如果组成值存在不相等，则认为有干扰，则将当前周期的输入信号保存到信号滤波寄存器，但维持输出寄存器不变。
全文数据：
权利要求：
百度查询： 卡斯柯信号有限公司 一种并行总线抗干扰的数字滤波方法
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