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申请/专利权人：科德数控股份有限公司

摘要：本发明公开了一种伺服系统电子齿轮，包括脉冲处理电路模块、分频电路模块以及正交序列生成模块；脉冲处理电路模块用于接收伺服电机反馈的编码器反馈信号，所述编码器反馈信号为增量脉冲信号或绝对值编码信号，产生方向信号和第一脉冲信号，并将第一脉冲信号发送至分频电路模块，将方向信号发送至正交序列生成模块；分频电路模块用于接收第一脉冲信号并将其进行分频生成第二脉冲信号发送至正交序列生成模块；正交序列生成模块用于接收所述方向信号和第二脉冲信号并根据信号生成正交脉冲信号。该电子齿轮可以适用于不同的编码器反馈信号，提高了适应性能。

主权项：1.一种伺服系统电子齿轮，其特征在于：包括脉冲处理电路模块、分频电路模块以及正交序列生成模块；脉冲处理电路模块，用于接收伺服电机反馈的编码器反馈信号，所述编码器反馈信号为增量脉冲信号或绝对值编码信号，产生方向信号和第一脉冲信号，并将所述第一脉冲信号发送至分频电路模块，将所述方向信号发送至所述正交序列生成模块；所述脉冲处理电路模块包括信号接口模块、增量脉冲信号处理模块以及绝对值编码信号处理模块；所述信号接口模块包括用于接收增量脉冲信号并将其传输至增量脉冲信号处理模块的增量编码器接口和用于接收绝对值编码信号并将其传输至绝对值编码信号处理模块的绝对值编码器接口；所述增量脉冲信号处理模块，用于接收所述增量脉冲信号并对其进行处理生成所述方向信号和所述第一脉冲信号；所述绝对值编码信号处理模块，用于接收所述绝对值脉冲信号并对其进行处理生成所述方向信号和所述第一脉冲信号；其中，增量脉冲信号处理模块通过增量编码器接口对收到的增量编码器发出的脉冲A和脉冲B，对脉冲A和脉冲B处理过程包括如下步骤：步骤1：FPGA以100MHz时钟的上升沿采集脉冲A和脉冲B信号，将脉冲A和脉冲B信号以寄存器的形式锁存起来，实现信号的同步，产生脉冲信号A1和脉冲信号B1；步骤2：100MHz时钟上升沿触发采样步骤1产生的脉冲信号A1和脉冲信号B1，脉冲信号A1和脉冲信号B1若出现上升沿或下降沿，则产生一个100MHz时钟宽度的脉冲信号Pulse4，脉冲信号Pulse4是正交脉冲A或正交脉冲B信号的4倍频，所述脉冲信号Pulse4即为第一脉冲信号；同时比较采样的脉冲信号A1和脉冲信号B1，若脉冲信号A1相位相对于脉冲信号B1相位超前90°,则输出方向dir信号值为1；若脉冲信号A1相位相对于脉冲信号B1相位滞后90°,则输出方向dir信号值为0；其中，绝对值编码信号处理模块通过绝对值编码器接口对收到的绝对值脉冲信号，对绝对值脉冲信号处理过程包括如下步骤：步骤1：数控系统通过总线通讯或伺服调试软件通过调试串口设定编码器位置信号采样周期SmpTime，绝对值编码器分辨率Resolution；其中采样周期SmpTime以FPGA的系统100MHz时钟周期为基准；步骤2：计算T时刻一个采样周期SmpTime内期望输出脉冲数ΔPosDataT，计算公式为1：ΔPosDataT＝|PosDataT-PosDataT-1|1其中：PosDataT为本次采样绝对值编码器位置数据，PosDataT-1为上一次采样的绝对值编码器位置数据；步骤3：由公式2计算得到脉冲累加比较值ΔPluse；ΔPluse＝SmpTimeΔPosDataT2；步骤4:每次在FPGA的100MHz系统时钟的上升沿，Pluse_num累加1，若累加值Pluse_numΔPluse，累加值Pluse_num减去ΔPluse，绝对值编码信号处理模块输出一个100MHz系统时钟宽度的脉冲Pluse信号；步骤5：比较两个采样周期内，绝对值编码器位置值若PosDataTPosDataT-1，脉冲处理模块输出方向信号dir值为1，若PosDataTPosDataT-1，脉冲处理模块输出方向信号dir值为0；分频电路模块，用于接收所述第一脉冲信号并将其进行分频生成第二脉冲信号发送至所述正交序列生成模块；正交序列生成模块，用于接收所述方向信号和第二脉冲信号，并根据所述信号生成正交脉冲信号。

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