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申请/专利权人：北京大学深圳研究生院
摘要：本申请提供一种存储器的内建自测试电路和存储器。该存储器的内建自测试电路包括分别与地址总线连接的测试向量生成模块和测试响应压缩模块，通过在测试向量生成模块和测试响应压缩模块设置的8TSRAM单元作为存储器自测试电路中的地址生成器，数据生成器和测试响应压缩器，由8TSRAM单元搭建线性反馈移位寄存器，以替代现有技术中采用传统D触发器构成的线性反馈移位寄存器，完成地址更新或数据更新，实现存储器的自测试。本申请不再需要在SRAM阵列外围布署内建自测试电路功能模块，在实现相同阶数线性反馈移位寄存器的情况下，更节省内建自测试电路所用晶体管数和面积，简化了外围设备，降低了测试成本。
主权项：1.一种存储器的内建自测试电路，其特征在于，包括：测试向量生成模块，与所述存储器的地址总线连接；所述测试向量生成模块包括并联的N个8TSRAM单元和第一逻辑单元，每个所述8TSRAM单元对应于所述存储器中存储器阵列的一个存储单元；在测试阶段，一个或多个所述8TSRAM单元响应于外部输入的自测试指令，根据预设算法，生成用于测试其对应的所述存储单元的地址序列；根据所述地址序列生成相应的测试数据，并通过所述地址总线将所述测试数据写入对应的一个或多个存储单元中；测试响应压缩模块，与所述存储器的地址总线连接；所述测试响应压缩模块包括并联的N个8TSRAM单元和第二逻辑单元，每个所述8TSRAM单元对应于所述存储器中的一个存储单元；在测试阶段，一个或多个所述8TSRAM单元用于读取所选择的一个或多个存储单元中的所述测试数据，进行压缩处理，获得用于与预期响应数据比较的测试响应数据，以实现存储器的响应测试。
全文数据：
权利要求：
百度查询： 北京大学深圳研究生院 一种存储器的内建自测试电路和存储器
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