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申请/专利权人：三星电子株式会社

摘要：一种垂直存储器件被提供。该垂直存储器件包括衬底、第一栅电极、沟道、第一布线和第二布线。衬底包括单元区域和外围电路区域。第一栅电极在衬底的单元区域上在第一方向上彼此间隔开，第一方向基本上垂直于衬底。沟道在单元区域上在第一方向上延伸穿过第一栅电极的一部分。第一布线形成在单元区域上，并且设置在第一层级处，该第一层级在第一方向上比其上分别形成第一栅电极的栅电极层级更高。第二布线形成在外围电路区域上，并且设置在第一层级处和在比栅电极层级更高的第二层级处。

主权项：1.一种垂直存储器件，包括：包括单元区域和外围电路区域的衬底；在所述衬底的所述单元区域上彼此间隔开的多个第一栅电极，所述多个第一栅电极在基本上垂直于所述衬底的上表面的第一方向上彼此间隔开；沟道，其在所述衬底的所述单元区域上沿所述第一方向延伸穿过所述多个第一栅电极的至少一部分；在所述衬底的所述单元区域上的多个第一布线，所述多个第一布线仅设置在多个第一层级上，所述多个第一层级在所述第一方向上比其上分别形成所述多个第一栅电极的多个栅电极层级更高；在所述衬底的所述外围电路区域上的多个第二布线，所述多个第二布线设置在所述多个第一层级处和在比所述多个栅电极层级更高的第二层级处；以及第二接触插塞，其在所述衬底的所述外围电路区域上在所述第一方向上延伸，其中所述多个第二布线中的第三布线设置在所述第二层级处并且接触所述第二接触插塞的上表面，以及其中所述第三布线包括第一部分和第二部分，所述第一部分在基本上平行于所述衬底的所述上表面的第二方向上延伸，并且所述第二部分在基本上平行于所述衬底的所述上表面且基本上垂直于所述第二方向的第三方向上延伸。

全文数据：垂直存储器件技术领域与本公开一致的装置、设备和物品涉及垂直存储器件，并且更具体地，涉及包括上布线的垂直非易失性存储器件。背景技术在VNAND闪速存储器件中，单个单元块中的字线必须彼此电连接，并且连接布线可以设置在字线上的接触插塞上。因此，连接布线可以在单元区域中在包括字线的模mold上以复杂布局设置。发明内容一方面是提供具有良好特性的垂直存储器件。根据示例实施方式的一方面，提供了一种垂直存储器件，包括：包括单元区域和外围电路区域的衬底；在衬底的单元区域上彼此间隔开的多个第一栅电极，所述多个第一栅电极在基本上垂直于衬底的上表面的第一方向上彼此间隔开；沟道，其在衬底的单元区域上在第一方向上延伸穿过所述多个第一栅电极的至少一部分；在衬底的单元区域上的多个第一布线，所述多个第一布线设置在多个第一层级上，所述多个第一层级在第一方向上比其上分别形成所述多个第一栅电极的多个栅电极层级更高；以及在衬底的外围电路区域上的多个第二布线，所述多个第二布线设置在所述多个第一层级处和在比所述多个栅电极层级更高的第二层级处。根据示例实施方式的一方面，提供了一种垂直存储器件，包括：包括单元区域和外围电路区域的衬底；多个栅电极，其在衬底的单元区域上在基本上垂直于衬底的上表面的第一方向上彼此间隔开；沟道，其在衬底的单元区域上在第一方向上延伸穿过所述多个栅电极中的至少一部分；多个第一接触插塞，其分别接触所述多个栅电极的栅电极上表面且在第一方向上延伸；多个第二接触插塞，其在衬底的外围电路区域上在第一方向上延伸，所述多个第二接触插塞的第二接触插塞上表面与所述多个第一接触插塞的第一接触插塞上表面基本上共面；多个第一通路，其分别接触第一接触插塞上表面且在第一方向上延伸；以及第一布线，其共同接触衬底的外围电路区域上的所述多个第二接触插塞中的至少两个的第二接触插塞上表面。根据示例实施方式的一方面，提供了一种垂直存储器件，包括：包括单元区域和外围电路区域的衬底；多个栅电极，其在衬底的单元区域上在基本上垂直于衬底的上表面的第一方向上彼此间隔开；沟道，其在衬底的单元区域上在第一方向上延伸穿过所述多个栅电极中的至少一部分；多个第一接触插塞，其分别接触所述多个栅电极的栅电极上表面，并且在第一方向上延伸；第二接触插塞，其在衬底的外围电路区域上在第一方向上延伸，第二接触插塞的第二接触插塞上表面与所述多个第一接触插塞的第一接触插塞上表面基本上共面；多个第一通路，其分别接触所述多个第一接触插塞的第一接触插塞上表面，并且在第一方向上延伸；第一布线，其包括在衬底的外围电路区域上的第一部分和第二部分，第一部分在基本上平行于衬底的上表面的第二方向上延伸，并且第二部分在基本上平行于衬底的上表面且基本上垂直于第二方向的第三方向上延伸；第二通路，其接触第一布线的第一布线上表面并且在第一方向上延伸；第二布线，其接触第二通路的第二通路上部并且在衬底的外围电路区域上在第二方向和第三方向中的至少一个上延伸；以及第三布线，其接触第一通路的第一通路上部并且在衬底的单元区域上在第二方向和第三方向中的至少一个上延伸。附图说明图1至图11是示出根据示例实施方式的垂直存储器件的俯视图、截面图和透视图；图12至图54是示出根据示例实施方式的制造垂直存储器件的方法的俯视图、截面图和透视图；以及图55和图56是示出根据示例实施方式的垂直存储器件的截面图。具体实施方式各种示例实施方式的以上和其它方面将参照附图由详细描述变得容易理解。在根据示例实施方式的垂直存储器件中，不形成用于在相同字线块中将字线彼此电连接的上布线，使得可以在衬底的单元区域上获得用于上布线的更多空间。图1至图11是示出根据示例实施方式的垂直存储器件的俯视图、截面图和透视图。具体地，图1和图2是俯视图，图3至图9是截面图，图10和图11是透视图。俯视图和截面图是示出图1的区域X的图，透视图是示出图1的区域Y或区域Z的图。为了避免在附图中引入过多的复杂性，一些元件在透视图中未示出或不同地示出。例如，第六通路542和第七通路544中的一些不是通过圆柱而是通过线示出。图3至图9分别是沿图2的线A-A'、B-B'、C-C'、D-D'、E-E'、F-F'和G-G'截取的截面图。在下文中，基本垂直于衬底的上表面的方向可以被定义为第一方向，并且与衬底的上表面基本平行并且彼此交叉的两个方向可以分别被定义为第二方向和第三方向。在示例实施方式中，第二方向和第三方向可以基本彼此垂直。参照图1，衬底100可以包括第一区域I和第二区域II。衬底100可以包括硅、锗、硅锗或III-V化合物，诸如GaP、GaAs、GaSb等。在一些示例实施方式中，衬底100可以是绝缘体上硅SOI衬底或绝缘体上锗GOI衬底。在示例实施方式中，衬底100的第一区域I和第二区域II可以分别用作单元区域和外围电路区域。存储单元可以形成在衬底100的第一区域I上，并且用于驱动存储单元的外围电路可以形成在衬底100的第二区域II上。在下文中，将仅说明包括衬底100的第一区域I和第二区域II的部分的区域X，并且第一区域I中的大于区域X的区域Y或区域Z将仅在需要时被说明。参照图2至图11，垂直存储器件可以包括在衬底100的第一区域I上的第一栅电极392、第二栅电极394、第三栅电极396和第四栅电极398、第二布线512、第三布线514和第四布线518、第六布线552、第七布线554、第八布线602和第九布线604以及第十一布线620，以及在衬底100的第二区域II上的栅极结构140以及第一布线480、第五布线530和第十布线610。垂直存储器件还可以包括在衬底100的第一区域I上的导电连接部分400、第一接触插塞452、第二接触插塞454、第三接触插塞456和第四接触插塞458、第一通路502、第二通路504、第三通路506和第四通路508、第六通路542和第七通路544、第六接触插塞572和第七接触插塞574以及第九接触插塞592和第十接触插塞594，以及在衬底100的第二区域II上的第五接触插塞460和第八接触插塞580以及第五通路520。此外，垂直存储器件可以包括在衬底100上的绝缘图案165、第一分隔层180和第二分隔层300、半导体图案220、电荷存储结构260、填充图案280、盖图案290、第二阻挡层340、公共源极线CSL430、第二间隔物420、以及第一绝缘夹层150、第二绝缘夹层190、第三绝缘夹层200、第四绝缘夹层310、第五绝缘夹层440、第六绝缘夹层470、第七绝缘夹层490、第八绝缘夹层560和第九绝缘夹层600。第一杂质区域105和第二杂质区域410可以分别形成在衬底100的第二区域II和第一区域I的上部处。第一至第四栅电极392、394、396和398可以在衬底100的第一区域I上形成在多个层级处，并且可以在第一方向上彼此间隔开。绝缘图案165可以形成在沿第一方向顺序堆叠的第一至第四栅电极392、394、396和398中的相邻栅电极之间。绝缘图案165可以包括氧化物，例如硅氧化物。栅电极392、394、396和398中的每个可以在第二方向上延伸，并且可以在每个层级处形成为多个，其可以通过在第二方向上延伸的CSL430和在CSL430的相反侧壁的每个上的第二间隔物420彼此分开参见图4。CSL430可以包括金属、金属氮化物和或金属硅化物，并且第二间隔物420可以包括氧化物，例如硅氧化物。第二杂质区域410可以形成在衬底100的与CSL430相邻的上部处。第二杂质区域410可以包括n型杂质，例如磷、砷等。在每个层级处的栅电极392、394、396和398中的每个以及直接在每个栅电极392、394、396和398上的绝缘图案165可以形成一个台阶，并且多个台阶可以在第一方向上堆叠以形成阶梯结构参见例如图7、图8、图10、图11。阶梯结构可以包括其在第二方向上的长度可从较低层级向较高层级减小的台阶，并且因此栅电极392、394、396和398的长度以及绝缘图案165的长度也可以从较低层级向较高层级减小。每个台阶的可不被上部台阶覆盖或交叠的部分可以被称为焊盘区域，并且栅电极392、394、396和398的与焊盘区域对应的相反端中的每个可以被称为焊盘。换言之，例如，图10至图11示出了图1中的区域Y中的区域X，但是在未示出的区域Z中存在与区域X相似的区域。因此，图10至图11示出了栅电极的一端，而另一端即位于未示出的区域Z中的相反端也将具有台阶结构和对应的焊盘。在示例实施方式中，第一栅电极392可以形成在最低层级处，第四栅电极398可以形成在栅电极的最高层级处并且可以形成在自垂直存储器件的最高层级的第二层级处，并且第二栅电极394和第三栅电极396中的每个可以形成在第一栅电极392与第四栅电极398之间的多个层级处。第二栅电极394可以形成在比第三栅电极396的层级更低的层级处。然而，本发明构思不限于此，并且层级的数量可以改变。也就是，可以有按照上述方式布置的多于四个或少于四个栅电极。在示例实施方式中，第一栅电极392可以用作地选择线GSL，第二栅电极394和第三栅电极396中的每个可以用作字线，并且第四栅电极398可以用作串选择线SSL。如上所述，通过在第二方向上延伸的CSL430和第二间隔物420，每个层级处的第一至第四栅电极392、394、396和398中的每个可以在第三方向上被分成多个参见例如图4、图10、图11。然而，与第三开口320中的CSL430和第二间隔物420不同，第四开口325中的CSL430和第二间隔物420可以不在第二方向上连续地延伸到台阶结构的相反端，而是其一些部分可以在一些区域处断开。因此，在第三方向上在第四开口325的相反侧处的多个第二栅电极394中的两个相邻的第二栅电极或多个第三栅电极396中的两个相邻的第三栅电极可以不彼此分离，而是可以通过导电连接部分400彼此连接参见例如图10至图11。导电连接部分400可以包括与第二栅电极394和第三栅电极396的材料基本相同的材料。也就是，多个字线中的在第三方向上的两个相邻字线可以通过导电连接部分400彼此电连接以形成一个字线块，并且多个字线块可以由第三开口320中的CSL430和第二间隔物420在第三方向上彼此间隔开。然而，如上所述，本发明构思不限于此，例如，多个字线中的在第三方向上的四个相邻的字线可以通过导电连接部分400彼此电连接以形成一个字线块。多个第四栅电极398中沿第三方向在第四开口325的相对侧处的两个相邻的第四栅电极可以通过第四开口325中的CSL430和第二间隔物420彼此分离。另外，第三开口320与第四开口325之间的第四栅电极398可以被第二分隔层300分成两部分。第二分隔层300可以在第二方向上延伸，并且可以延伸穿过第三绝缘夹层200、第二绝缘夹层190、第四栅电极398以及第四栅电极398之间的绝缘图案165。第二分隔层300可以包括氧化物，例如硅氧化物。多个第一栅电极392中沿第三方向在第四开口325的相对侧处的两个相邻的第一栅电极可以通过第四开口325中的CSL430和第二间隔物420并且也通过第一分隔层180彼此分离，第一分隔层180可以在第一方向上交叠导电连接部分400。第一分隔层180可以形成在与第一栅电极392相同的层级处，并且可以包括氧化物，例如硅氧化物。结果，在可用CSL430和第二间隔物420填充的第三方向上的相邻的两个第三开口320之间，可以形成包括通过导电连接部分400彼此电连接的两个字线的一个字线块，两个GSL可以通过第四开口325中的CSL430和第二间隔物420以及通过第一分隔层180彼此分离，并且四个SSL可以通过第四开口325中的CSL430和第二间隔物420以及通过分别在第四开口325的相对侧处的两个第二分隔层300彼此分离。栅电极的每个可以包括栅极导电图案以及覆盖栅极导电图案的下表面和上表面及侧壁的栅极屏障图案。也就是，第一栅电极392可以包括第一栅极导电图案382和第一栅极屏障图案372，第二栅电极394可以包括第二栅极导电图案384和第二栅极屏障图案374，第三栅电极396可以包括第三栅极导电图案386和第三栅极屏障图案376，并且第四栅电极398可以包括第四栅极导电图案388和第四栅极屏障图案378。第一至第四栅极导电图案382、384、386和388可以包括具有低电阻的金属，例如钨、钛、钽、铂等，并且第一至第四栅极屏障图案372、374、376和378可以包括金属氮化物，例如钛氮化物、钽氮化物等。第一至第四栅电极392、394、396和398中的每个的下表面和上表面及侧壁可以被第二阻挡层340覆盖。第二阻挡层340还可以覆盖绝缘图案165的侧壁、第二至第四绝缘夹层190、200和310的侧壁以及第二杂质区域410的上表面。第二阻挡层340可以包括金属氧化物，例如铝氧化物、铪氧化物、锆氧化物等。电荷存储结构260、沟道270和填充图案280可以形成第一结构，并且半导体图案220、第一结构和盖图案290可以形成第二结构。在示例实施方式中，第一结构可以具有柱形状或条形状。填充图案280可以具有柱形状或条形状，并且沟道270可以具有覆盖填充图案280的侧壁和下表面的杯状形状。电荷存储结构260可以覆盖沟道270的外侧壁，并且可以具有底部敞开的杯状形状。电荷存储结构260可以包括顺序地堆叠在沟道270的外侧壁上的隧道绝缘图案250、电荷存储图案240和第一阻挡图案230。填充图案280可以包括氧化物，例如硅氧化物，沟道270可以包括未掺杂或掺杂的晶体硅。隧道绝缘图案250和第一阻挡图案230可以包括氧化物，例如硅氧化物，电荷存储图案240可以包括氮化物，例如硅氮化物。第一结构可以延伸穿过第二至第四栅电极394、396和398以及其间的绝缘图案165。多个第一结构可以形成在第二方向和第三方向中的每个上以形成第一结构阵列，在下文中第一结构阵列可以被称为沟道阵列。在示例实施方式中，沟道阵列可以包括第一沟道列270a和第二沟道列270b，第一沟道列270a包括在第二方向上设置的第一沟道，第二沟道列270b包括在第二方向上设置的第二沟道并在第三方向上与第一沟道列270a间隔开。第二沟道可以设置为与第一沟道关于第二方向或第三方向成锐角，并且第一沟道和第二沟道可以沿第二方向布置成Z字形布局。第一沟道列270a和第二沟道列270b可以在第三方向上交替且重复地布置。在示例实施方式中，五个第一沟道列270a和四个第二沟道列270b可以在第三方向上交替地布置，这可以形成一个沟道组。在下文中，在一个沟道组中沿第三方向设置的四个沟道列可以按该次序分别被称为第一沟道列270a、第二沟道列270b、第三沟道列270c和第四沟道列270d，在沟道组中的第三方向上的中央位置处的一个沟道列可以被称为第五沟道列270e，并且在沟道组中设置在第三方向上的其它四个沟道列可以再次按该次序分别被称为第一沟道列270a、第二沟道列270b、第三沟道列270c和第四沟道列270d。第一至第四沟道列270a、270b、270c和270d可以限定一个沟道块。图2示出了包括在第三方向上彼此间隔开的两个沟道组的沟道阵列，每个沟道组包括设置在第三方向上的两个沟道块，并且第五沟道列270e设置在所述两个沟道块之间。然而，每个沟道组中的沟道块的数量和或每个沟道块中的沟道列的数量不限于此。第五沟道列270e中的沟道270可以是虚设沟道，并且第二分隔层300可以在第二方向上延伸穿过虚设沟道的上部。在示例实施方式中，第二结构可以具有柱形状或条形状。半导体图案220可以形成在衬底100的上表面与第一结构的下表面之间，并且半导体图案220的上表面可以定位在沿第一方向自衬底100的上表面的第二层级处的绝缘图案165中的一个的下表面与上表面之间。半导体图案220可以用作像沟道270一样的沟道，其可以被称为下部沟道。半导体图案220可以包括单晶硅或单晶锗。盖图案290可以接触第一结构的上表面，并且可以包括掺杂或未掺杂的晶体硅。第一至第九绝缘夹层150、190、200、310、440、470、490、560和600可以顺序地堆叠在衬底100上，第一至第九绝缘夹层150、190、200、310、440、470、490、560和600例如可以是氧化物，例如硅氧化物，并且第一至第九绝缘夹层150、190、200、310、440、470、490、560和600中的一些可以彼此合并。第一绝缘夹层150可以形成在衬底100的第二区域II上，并且可以覆盖栅极结构140和第一杂质区域105。衬底100的第二区域II可以包括在其上形成隔离图案110的场区域和在其上未形成隔离图案的有源区域。第一杂质区域105可以形成在衬底100的有源区域的与栅极结构140相邻的上部处。隔离图案110可以包括氧化物，例如硅氧化物，并且第一杂质区域105可以包括n型或p型杂质。栅极结构140可以包括顺序堆叠的栅极绝缘图案120和栅电极图案130。栅绝缘图案120可以包括氧化物，例如硅氧化物，并且栅电极图案130可以包括例如金属、金属氮化物、掺杂多晶硅等。第二绝缘夹层190可以覆盖衬底100的第一区域I上的阶梯结构的侧壁，并且可以形成在衬底100的第二区域II上的第一绝缘夹层150上。参照图38至图41，衬底100的第一区域I上的第一至第四接触插塞452、454、456和458可以延伸穿过第二至第五绝缘夹层190、200、310和440、绝缘图案165以及第二阻挡层340，并分别接触第一至第四栅电极392、394、396和398。在示例实施方式中，第一至第四接触插塞452、454、456和458可以延伸穿过第一至第四屏障图案372、374、376和378以接触第一至第四栅极导电图案382、384、386和388的上表面。第一至第四接触插塞452、454、456和458中的每个可以形成在阶梯结构的焊盘的每个上。在示例实施方式中，一个第一接触插塞452可以形成在多个第一栅电极392中的每个上，一个第二接触插塞454可以形成在多个第二栅电极394中的通过导电连接部分400彼此连接的每对第二栅电极上，一个第三接触插塞456可以形成在多个第三栅电极396中的通过导电连接部分400彼此连接的每对第三栅电极上，并且一个第四接触插塞458可以形成在多个第四栅电极398中的每个上。因此，对应于在每个层级处的一个字线中的一个第二接触插塞454或一个第三接触插塞456，两个第一接触插塞452可以形成在每个层级处的GSL上，并且四个第四接触插塞458可以形成在每个层级处的SSL上。在示例实施方式中，在俯视图中，第二接触插塞454和第三接触插塞456可以在第二方向上以Z字形方式布置；然而，本发明构思不限于此。在示例实施方式中，第二接触插塞454和第三接触插塞456可以交替地布置在沿第三方向设置的字线块的第二方向上的相反端上。也就是，当字线块包括按该次序设置在第三方向上的第一至第四字线块时，例如，第二接触插塞454和第三接触插塞456可以形成在第一字线块和第三字线块中的每个的右台阶上以及在第二字线块和第四字线块中的每个的左台阶上。第一接触插塞452和第四接触插塞454可以分别布置在与第二接触插塞454和第三接触插塞456的那些相同台阶侧上的GSL和SSL上。由于第一至第四接触插塞452、454、456和458交替布置在阶梯结构的相反台阶上，所以可以获得第一至第四接触插塞452、454、456和458之上的用于上布线的较宽区域。然而，本发明构思不限于此，并且在一些示例实施方式中，第一至第四接触插塞452、454、456和458以及与其连接的上布线可以仅布置在台阶结构的一侧处。衬底100的第二区域II上的第五接触插塞460可以延伸穿过第一至第五绝缘夹层150、190、200、310和440以接触第一杂质区域105的上表面。在图中，第五接触插塞460被示出为形成在第一杂质区域105上；然而，其可以形成在例如栅电极图案130上。参照图42至图44，衬底100的第二区域II上的第一布线480可以延伸穿过第六绝缘夹层470以接触第五接触插塞460的上表面。在示例实施方式中，第一布线480可以在衬底100的第二区域II上至少在一个方向上延伸，并且可以将至少两个第五接触插塞460的上表面彼此接触和连接。多个第一布线480可以形成在第二方向和第三方向中的每个上。图42示出了第一布线480的说明性布局，但布局不限于此。在示例实施方式中，多个第一布线480中的至少一个可以包括在第二方向上延伸的第一部分和在第三方向上延伸的第二部分。与形成在第二区域II上的第六绝缘夹层470中的第一布线480相比，在衬底100的第一区域I上的第六绝缘夹层470中可以不形成布线参见例如图43。参照图45至图49，衬底100的第一区域I上的第一至第四通路502、504、506和508可以延伸穿过第六绝缘夹层470和第七绝缘夹层490以分别接触第一至第四接触插塞452、454、456和458的上表面。第六通路542和第七通路544可以延伸穿过第四至第七绝缘夹层310、440、470和490以接触盖图案290的上表面。在示例实施方式中，第三方向上的两个第六通路542可以形成一对第六通路542，并且第三方向上的两个第七通路544可以形成一对第七通路544。因此，一对第六通路542和一对第七通路544可以在第三方向上交替地布置。第二布线512、第三布线514和第四布线518可以延伸穿过第七绝缘夹层490的上部以分别接触第一通路502、第二通路504和第四通路508的上表面。第六通路552和第七通路554可以延伸穿过第七绝缘夹层490以分别接触第六通路542和第七通路544的上表面。第二布线512和第三布线514中的每个可以在第二方向上延伸。在一些示例实施方式中，第二布线512和第三布线514中的每个的一部分可以在第三方向上延伸。在示例实施方式中，第四布线518可以在第二方向上延伸，并且可以接触在第二方向上相邻的两个第四通路508的上表面。第六布线552可以将一对第六通路542彼此连接，并且第七布线554可以将一对第七通路544彼此连接。在示例实施方式中，第六布线552和第七布线554可以在第三方向上以Z字形方式布置。衬底100的第二区域II上的第五通路520可以延伸穿过第七绝缘夹层490以接触第五接触插塞460的上表面，并且第五布线530可以延伸穿过第七绝缘夹层490的上部以接触第五通路520的上表面。参照图50至图54，衬底100的第一区域I上的第六接触插塞572和第七接触插塞574可以延伸穿过第八绝缘夹层560以分别接触第三通路506和第四布线518的上表面。第九接触插塞592和第十接触插塞594可以延伸穿过第八绝缘夹层560以分别接触第六布线552和第七布线554的上表面。衬底100的第二区域II上的第八接触插塞580可以延伸穿过第八绝缘夹层560以接触第五布线530的上表面。参照图2至图11，衬底100的第一区域I上的第八布线602和第九布线604可以延伸穿过第九绝缘夹层600，以分别接触第六接触插塞572和第七接触插塞574的上表面。第十一布线620可以延伸穿过第九绝缘夹层600以接触第九接触插塞592和第十接触插塞594中的每个的上表面。注意，附图不包括示出第九接触插塞592的截面；也就是，图4沿图2中的B-B'截取，因此仅示出了第十接触插塞594而没有示出第九接触插塞592。第八布线602和第九布线604中的每个可以在第二方向上延伸，并且在一些示例实施方式中，第八布线602和第九布线604中的每个的一部分可以在第三方向上延伸。在示例实施方式中，第十一布线620可以在第三方向上延伸，并且多个第十一布线620可以在第二方向上形成。第十一布线620中的每个可以接触设置在第三方向上的第九接触插塞592的上表面，或设置在第三方向上的第十接触插塞594的上表面。第十一布线620可以用作垂直存储器件的位线。衬底100的第二区域II上的第十布线610可以延伸穿过第九绝缘夹层600以接触第八接触插塞580的上表面。在示例实施方式中，第一至第十接触插塞452、454、456、458、460、572、574、580、592和594、第一至第七通路502、504、506、508、520、542和544、以及第一至第十一布线480、512、514、516、518、530、552、554、602、604、610和612可以包括金属例如钨、钛、钽、铜、铝等和或金属氮化物例如钛氮化物、钽氮化物、钨氮化物等。至此，分别在阶梯结构的相对较低的层级处的第一栅电极392和第二栅电极394上的第一接触插塞452和第二接触插塞454可以分别通过第一通路502和第二通路504电连接到在第七绝缘夹层490中的第二布线512和第三布线514，同时在阶梯结构的相对较高的层级处的第三栅电极396和第四栅电极398可以分别通过第三通路506和第四通路508及第六接触插塞572和第七接触插塞574电连接到第九绝缘夹层600中的第八布线602和第九布线604；然而，本发明构思不限于此。因此，第一栅电极392和第二栅电极394可以电连接到相对较高的布线，并且第三栅电极396和第四栅电极398可以电连接到相对较低的布线。或者，第一至第四栅电极392、394、396和398中的全部可以形成在单个绝缘夹层中。另外，垂直存储器件还可以包括在比上述布线更高层级处的其它上布线。如上所述，用作垂直存储器件中的字线的第二栅电极394和第三栅电极396中的每个可以通过导电连接部分400彼此连接，并且因此不需要用于电连接相同字线块中的字线的上布线。具体地，在第六绝缘夹层470中可以不形成接触第二接触插塞454和第三接触插塞456的布线，并且在第二栅电极394和第三栅电极396上的第二接触插塞454和第三接触插塞456分别延伸穿过的第五绝缘夹层440中可以不形成接触第二接触插塞454和第三接触插塞456的布线。此外，在衬底100的第一区域I上的第六绝缘夹层470中可以不形成布线。相反，当与第一区域I比较时，第一布线480形成在衬底100的第二区域II上的第六绝缘夹层470中。第一至第四通路502、504、506和508以及第六通路542和第七通路544可以甚至在衬底100的第一区域I上延伸穿过第六绝缘夹层470；然而，通路502、504、506、508、542和544中的每个可以仅接触一个下面的接触插塞，并且不在第六绝缘夹层470中沿水平方向延伸。也就是，通路502、504、506、508、542和544与衬底100的第二区域II上的第一布线480不同。与通路502、504、506、508、542和544相比，第一布线480共同接触至少两个第五接触插塞460以将它们彼此电连接，或者在第二区域II中沿第二方向或沿第三方向延伸。因此，层级上布线在该层级处分别形成在第一区域I和第二区域II上的数量可以彼此不同。也就是，在衬底100的第二区域II上形成上布线的层级的数量可以大于在衬底100的第一区域I上形成上布线的层级的数量。例如，在一些示例性实施方式中，在衬底100的第二区域II上形成上布线的层级的数量可以比在衬底100的第一区域I上形成上布线的层级的数量多一个。图12至图54是示出根据示例实施方式的制造垂直存储器件的方法的俯视图、截面图和透视图。具体地，图12-13、图22、图26、图28、图33、图38、图42、图45和图50是俯视图，图14、图16-17、图19、图21、图23-25、图27、图29-32、图34-37、图39、图43-44、图46-47以及图51-52是截面图，并且图15、图18、图20、图40-41、图48-49以及图53-54是透视图。俯视图和与其相关的截面图是关于图1的区域X的图，并且透视图和与其相关的截面图是关于图1的区域Y或区域Z的图。图13、图14、图17、图19、图21、图23、图24和图34是沿对应的俯视图的线A-A'截取的截面图，图27、图29、图31、图32、图35和图46是沿对应的俯视图的线B-B'截取的截面图，图30和图36是沿对应的俯视图的线C-C'截取的截面图，图37是沿图33的线D-D'截取的截面图，图39、图43、图47和图51是沿对应的俯视图的线E-E'截取的截面图，图52是沿图50的线F-F'截取的截面图，图44是沿图42的线G-G'截取的截面图，并且图16是沿图15的线H-H'截取的截面图。参照图12和图13，栅极结构140和第一杂质区域105可以形成在衬底100的第二区域II上。衬底100的第二区域II可以被分成其上形成隔离图案110的场区域和其上不形成隔离图案的有源区域。栅极结构140可以通过在其上具有隔离图案110的衬底100上顺序地形成并图案化栅极绝缘层和栅电极层而形成。因此，栅极结构140可以包括顺序堆叠的栅极绝缘图案120和栅电极130。在示例实施方式中，栅极结构140可以形成在衬底100的有源区域上，并且也可以形成在场区域的一部分上。第一杂质区域105可以形成在有源区域的与栅极结构140相邻的上部处。第一杂质区域105可以通过将n型或p型杂质掺杂到有源区域的上部中而形成。在附图中，在衬底100的第二区域II上示出了彼此间隔开的三个栅极结构140，然而，本发明构思不限于此。因此，可以通过各种布局在第二方向和第三方向中的每个上形成多个栅极结构140。参照图14，第一绝缘夹层150可以形成在衬底100的第二区域II上以覆盖栅极结构140。绝缘层160和牺牲层170可以形成在衬底100的第一区域I和第一绝缘夹层150上。绝缘层160和牺牲层170可以通过例如化学气相沉积CVD工艺、原子层沉积ALD工艺等形成。牺牲层170可以包括相对于绝缘层160具有蚀刻选择性的材料，例如硅氮化物。参照图15和图16，第一分隔层180可以形成为穿过衬底100的第一区域I上的牺牲层170的一部分。第一分隔层180可以通过部分去除牺牲层170以形成穿过其的第一开口未示出并且填充第一开口而形成。在示例实施方式中，多个第一分隔层180可以在第三方向上形成为彼此间隔开，并且多个第一分隔层180中的每个可以形成在沿第一方向交叠可随后形成的导电连接部分400参照图33和图36的区域处。因此，第一分隔层180可以形成为在第二方向上靠近衬底100的第一区域I的相反端的每个。第一分隔层180可以包括相对于牺牲层170具有蚀刻选择性的材料。参照图17和图18，绝缘层160和牺牲层170可以交替地且重复地形成在衬底100的第一区域I和第二区域II上。因此，多个绝缘层160和多个牺牲层170可以在第一方向上交替地一个堆叠在另一个上。图17和图18示出了八个绝缘层160和七个牺牲层170；然而，本发明构思不限于此。参照图19和图20，光致抗蚀剂图案未示出可以形成在绝缘层160中的最上面的一个上，并且绝缘层160的最上面的一个和牺牲层170的最上面的一个可以使用光致抗蚀剂图案作为蚀刻掩模被蚀刻。因此，绝缘层160中的直接在牺牲层170中最上面的一个下方的绝缘层的一部分可以被暴露。修剪工艺可以被执行。具体地，在将光致抗蚀剂图案的面积减小给定比例之后，绝缘层160中最上面的一个、牺牲层170中最上面的一个、绝缘层160中通过蚀刻工艺暴露的一个、以及牺牲层170中直接在绝缘层160的被暴露的一个下方的牺牲层可以使用减小的光致抗蚀剂图案作为蚀刻掩模被蚀刻。修整工艺可以被重复执行，使得可以在衬底100的第一区域I上形成包括多个台阶的阶梯结构，每个台阶可以包括顺序地堆叠的一个牺牲层170和一个绝缘层160。参照图21，第二绝缘夹层190可以形成在衬底100上以覆盖阶梯结构，并且第二绝缘夹层190可以被平坦化直到绝缘层160的最上面的一个的上表面可以被暴露。因此，第二绝缘夹层190可以覆盖阶梯结构的侧壁。平坦化工艺可以包括化学机械抛光CMP工艺和或回蚀刻工艺。第三绝缘夹层200可以形成在阶梯结构和第二绝缘夹层190的上表面上。参照图22和图23，第一掩模未示出可以形成在第三绝缘夹层200上，并且第三绝缘夹层200、绝缘层160和牺牲层170可以使用第一掩模作为蚀刻掩模被蚀刻，以形成穿透其的沟道孔210，沟道孔210可以暴露衬底100的第一区域I的上表面。多个沟道孔210可以形成在第一方向和第二方向中的每个上，并且因此可以限定沟道孔阵列。在示例实施方式中，沟道孔阵列可以包括第一沟道孔列210a和第二沟道孔列210b，第一沟道孔列210a包括在第二方向上设置的第一沟道孔，第二沟道孔列210b包括在第二方向上设置的第二沟道孔并在第三方向上与第一沟道孔列210a间隔开。第二沟道孔可以设置为与第一沟道孔关于第二方向或第三方向成锐角，并且第一沟道孔和第二沟道孔可以沿第二方向布置成Z字形布局。第一沟道孔列210a和第二沟道孔列210b可以在第三方向上交替地且重复地布置。在示例实施方式中，五个第一沟道孔列210a和四个第二沟道孔列210b可以在第三方向上交替地布置，这可以形成一个沟道孔组。在下文中，在一个沟道孔组中在第三方向设置的四个沟道孔列可以按该次序分别被称为第一沟道孔列210a、第二沟道孔列210b、第三沟道孔列210c和第四沟道孔列210d，在沟道孔组中在第三方向的中央位置处的一个沟道孔列可以被称为第五沟道孔列210e，并且在沟道孔组中在第三方向上设置的其它四个沟道孔列可以再次按该次序分别被称为第一沟道孔列210a、第二沟道孔列210b、第三沟道孔列210c和第四沟道孔列210d。第一至第四沟道孔列210a、210b、210c和210d可以限定一个沟道孔块。图22示出了包括在第三方向上彼此间隔开的两个沟道孔组的沟道孔阵列，沟道孔组的每个包括在第三方向上设置的两个沟道孔块，并且第五沟道孔列210e设置在所述两个沟道孔块之间。然而，每个沟道孔组中的沟道孔块的数量或者每个沟道孔块中的沟道孔列的数量不限于此。参照图24和图25，在去除第一掩模之后，半导体图案220可以被形成以部分地填充沟道孔210。具体地，选择性外延生长SEG可以使用由沟道孔210暴露的衬底100的上表面作为籽晶来执行，以形成部分地填充沟道孔210的半导体图案220。在示例实施方式中，半导体图案220的上表面可以形成在绝缘层160中的自衬底100的上表面的第二层级处的一个绝缘层的上表面与下表面之间。第一阻挡层、电荷存储层、隧道绝缘层和第一间隔物层未示出可以顺序地形成在沟道孔210的侧壁、半导体图案220的上表面、以及第三绝缘夹层200的上表面上，第一间隔物层未示出可以被各向异性地蚀刻，以在沟道孔210的侧壁上形成第一间隔物未示出。隧道绝缘层、电荷存储层和第一阻挡层可以使用第一间隔物作为蚀刻掩模被蚀刻，以分别在每个沟道孔210的侧壁上和半导体图案220上形成隧道绝缘图案250、电荷存储图案240和第一阻挡图案230。隧道绝缘图案250、电荷存储图案240和第一阻挡图案230中的每个可以具有其底部敞开的杯状形状。因此，可以形成包括隧道绝缘图案250、电荷存储图案240和第一阻挡图案230的电荷存储结构260。在蚀刻工艺期间，半导体图案220的每个的上部也可以被部分地去除。第一间隔物层可以包括氮化物，例如硅氮化物。在去除第一间隔物之后，沟道层可以形成在暴露的半导体图案220、隧道绝缘图案250和第三绝缘夹层200上，并且填充层可以形成在沟道层上以填充沟道孔210的剩余部分。填充层和沟道层可以被平坦化直到第三绝缘夹层200的上表面可以被暴露以形成填充沟道孔210的每个的剩余部分的填充图案280，并且沟道层可以被转变成沟道270。由于沟道孔210可以形成第一至第五沟道孔列210a、210b、210c、210d和210e、沟道孔块、沟道孔组和沟道孔阵列，所以沟道270也可以形成第一至第五沟道列270a、270b、270c，270d和270e、沟道块、沟道组和沟道阵列。包括填充图案280、沟道270和电荷存储结构260的第一结构的上部可以被去除以形成沟槽未示出，并且填充沟槽的盖图案290可以被形成。参照图26和图27，第二分隔层300可以形成为穿过牺牲层170和绝缘层160中的一些。第二分隔层300可以通过以下被形成：在第三绝缘夹层200上形成第二掩模、蚀刻牺牲层170和绝缘层160中的一些以及第三绝缘夹层200以形成第二开口未示出、以及用绝缘材料填充第二开口。在示例实施方式中，第二分隔层300可以在第二方向上在一个沟道组中的两个沟道块之间延伸，并且可以延伸穿过第五沟道列270e中包括的沟道270的上部。在示例实施方式中，第二分隔层300不仅可以延伸穿过沟道270的上部，而且可以延伸穿过第三绝缘夹层200、牺牲层170中的在从上方算起的第一层级和第二层级处的牺牲层、绝缘层160中的在从上方算起的第一层级和第二层级处的绝缘层，并且进一步延伸穿过绝缘层160的在从上方算起的第三层级处的绝缘层的上部。第二分隔层300可以在第二方向上延伸穿过阶梯结构的台阶中的在从上方算起的第一层级和第二层级处的台阶。因此，牺牲层170的在从上方算起的第一层级和第二层级中的每个处的牺牲层可以通过第二分隔层300在第三方向上被分成两部分。参照图28至图30，第四绝缘夹层310可以形成在第三绝缘夹层200、盖图案290和第二分隔层300上。第三掩模未示出可以形成在第四绝缘夹层310上，并且第三绝缘夹层200和第四绝缘夹层310、绝缘层160和牺牲层170可以使用第三掩模作为蚀刻掩模被蚀刻以形成暴露衬底100的上表面的第三开口320和第四开口325。在示例实施方式中，第三开口320和第四开口325中的每个可以在衬底100的第一区域I上在沟道组之间在第二方向上延伸，并且多个第三开口320和多个第四开口325可以在第三方向上形成。也就是，一个沟道组可以设置在第三开口320和第四开口325中沿第三方向相邻的第三开口和第四开口之间，并且沟道组可以包括两个沟道块，该两个沟道块包含可分别设置在第五沟道列270e的相反侧处的四个沟道列。与形成第三开口320和第四开口325相应地，绝缘层160和牺牲层170可以分别转变为绝缘图案165和牺牲图案未示出。在示例实施方式中，第三开口320和第四开口325可以在第三方向上交替地形成。也就是，可以在第三开口320中的沿第三方向相邻的两个第三开口之间形成一个第四开口325，然而，本发明构思不限于此。与第三开口320不同，第四开口325可以不在第二方向上连续地延伸到阶梯结构的相反端，而是其一些部分可以在一些区域处断开。在示例实施方式中，第四开口325可以在沿第一方向与台阶中的位于从上方起的第三层级处的台阶的焊盘区域交叠的区域处断开，并且该区域可以在第一方向上交叠第一分隔层180。在去除第三掩模之后，由第三开口320和第四开口325暴露的牺牲图案可以被去除以在绝缘图案165中的沿第一方向相邻的绝缘图案之间形成间隙330，并且第二分隔层300的侧壁的一部分、第一阻挡图案230的外侧壁的一部分、以及半导体图案220的侧壁的一部分可以通过间隙330暴露。参照图31，在第二阻挡层340可以形成在第二分隔层300的侧壁的暴露部分、第一阻挡图案230的外侧壁的暴露部分、半导体图案220的侧壁的暴露部分、间隙330的内壁、绝缘图案165的表面、以及第四绝缘夹层310的上表面上之后，栅极屏障层350可以形成在第二阻挡层340上，并且栅极导电层360可以形成在栅极屏障层350上以填充间隙330的剩余部分。参照图32，栅极导电层360和栅极屏障层350可以被部分地去除，以在每个间隙330中分别形成栅极导电图案和栅极屏障图案，其可以形成栅电极。在示例实施方式中，栅电极可以在第二方向上延伸，并且多个栅电极可以在第三方向上形成。因此，在第二方向上延伸的栅电极可以通过第三开口320和第四开口325彼此间隔开。然而，栅电极可以不被第四开口325完全分开，而是可以通过导电连接部分400参照图33和图36彼此电连接。在示例实施方式中，栅电极可以分别形成在多个层级处，在第一方向上彼此间隔开，并且可以形成栅电极结构。栅电极结构可以包括顺序堆叠的至少一个第一栅电极392、多个第二栅电极394、多个第三栅电极396和至少一个第四栅电极398。形成第一至第四栅电极392、394、396和398中的每个的层级的数量可以被改变。也就是，栅电极的数量可以多于或少于四个。参照图33至图37，杂质可以被注入到由第三开口320和第四开口325暴露的衬底100的上部中以形成第二杂质区域410。第二间隔物层可以形成在衬底100的由第三开口320和第四开口325暴露的上部、第三开口320和第四开口325的侧壁、以及第四绝缘夹层310的上表面上，并且可以被各向异性地蚀刻以在第三开口320和第四开口325的侧壁的每个上形成第二间隔物420。公共源极线CSL可以形成在第二杂质区域410上以填充第三开口320和第四开口325中的每个的剩余部分。在示例实施方式中，第一导电层可以形成在第二杂质区域410、第二间隔物420和第四绝缘夹层310上以填充第三开口320和第四开口325，并且可以被平坦化直到第四绝缘夹层310的上表面可以被暴露以形成CSL430。在平坦化工艺中，第二阻挡层340的在第四绝缘夹层310上的部分也可以被去除。CSL430可以形成在第三开口320和第四开口325的每个中以接触第二杂质区域410的上表面。在相同层级处的第一至第四栅电极392、394、396和398中的每个可以由在第二方向上延伸的第三开口320和第四开口325中的CSL430和第二间隔物420分开。然而，与第三开口320不同，第四开口325可以具有断开区域并且因此可以不在第二方向上连续地延伸到阶梯结构的相反端。因此，在第四开口325的相对侧沿第三方向相邻的两个第二栅电极394可以不彼此分开，而是可以通过导电连接部分400彼此电连接。同样，在第四开口325的相对侧沿第三方向相邻的两个第三栅电极396可以不彼此电绝缘，而是可以通过导电连接部分400彼此电连接。导电连接部分400可以包括与第二栅电极394和第三栅电极396的材料基本相同的材料。参照图38至图41，第五绝缘夹层440可以形成在第四绝缘夹层310、CSL430、第二间隔物420和第二阻挡层340上，并且第一至第四接触插塞452、454、456和458可以形成为穿过第二至第五绝缘夹层190、200、310和440、绝缘图案165、第二阻挡层340以及相应的第一至第四栅极屏障图案372、374、376和378以接触相应的第一至第四栅极导电图案382、384、386和388的上表面。第五接触插塞460可以形成为穿过第一至第五绝缘夹层150、190、200、310和440以接触第一杂质区域105的上表面。第一至第五接触插塞452、454、456、458和460可以通过以下被形成：形成穿过第二至第五绝缘夹层190、200、310和400、绝缘图案165、第二阻挡层340以及相应的第一至第四栅极屏障图案372、374、376和378以暴露相应的第一至第四栅极导电图案382、384、386和388的上表面的第一至第四接触孔未示出以及穿过第一至第五绝缘夹层150、190、200、310和440以暴露第一杂质区域105的上表面的第五接触孔未示出；形成第二导电层以填充第一至第五接触孔；以及平坦化第二导电层直到第五绝缘夹层440的上表面可以被暴露。也就是，第一至第五接触插塞452、454、456、458和460可以通过单镶嵌工艺形成。衬底100的第一区域I上的第一至第四接触插塞452、454、456和458中的每个可以形成在焊盘中相应的一个上。在示例实施方式中，第二接触插塞454和第三接触插塞456可以交替地形成在沿第三方向设置的字线块的在第二方向上的相反端处。参照图42至图44，第六绝缘夹层470可以形成在第五绝缘夹层440以及第一至第五接触插塞452、454、456、458和460上，并且第一布线480可以通过例如单镶嵌工艺形成为穿过第六绝缘夹层470以接触衬底100的第二区域II上的第五接触插塞460的上表面。第一布线480可以在衬底100的第二区域II上至少在一方向上延伸，并且可以接触第五接触插塞460中的至少两个从而将它们彼此连接。在示例实施方式中，多个第一布线480可以在第二方向和第三方向中的每个上形成。图42所示的第一布线480的布局是非限制性示例实施方式，并且第一布线480可以通过其它各种布局设置。然而，相反，在衬底100的第一区域I中的第六绝缘夹层470中可以不形成布线。参照图45至图49，在第六绝缘夹层470和第一布线480上形成第七绝缘夹层490之后，第一至第七通路502、504、506、508、520、542和544以及第二至第七布线512、514、518、530、552和554可以被形成。第一通路502可以延伸穿过第六绝缘夹层470和第七绝缘夹层490以接触第一接触插塞452的上表面，并且第二布线512可以延伸穿过第七绝缘夹层490的上部以接触第一通路502的上表面。第二通路504可以延伸穿过第六绝缘夹层470和第七绝缘夹层490以接触第二接触插塞454的上表面，并且第三布线514可以延伸穿过第七绝缘夹层490的上部以接触第二通路504的上表面。第三通路506可以延伸穿过第六绝缘夹层470和第七绝缘夹层490以接触第三接触插塞456的上表面。第四通路508可以延伸穿过第六绝缘夹层470和第七绝缘夹层490以接触第四接触插塞458的上表面，并且第四布线518可以延伸穿过第七绝缘夹层490的上部以接触第四通路508的上表面。此外，第五通路520可以延伸穿过第七绝缘夹层490以接触第五接触插塞460的上表面，并且第五布线530可以延伸穿过第七绝缘夹层490的上部以接触第五通路520的上表面。第六通路542和第七通路544中的每个可以延伸穿过第四至第七绝缘夹层310、440、470和490以接触盖图案290的上表面，并且第六布线552和第七布线554中的每个可以延伸穿过第七绝缘夹层490的上部以接触第六通路542和第七通路544中的每个的上表面。在示例实施方式中，第一至第七通路502、504、506、508、520、542和544以及第二至第七布线512、514、518、530、552和554可以通过双镶嵌工艺形成，然而，本发明构思不限于此。参照图50至图54，第八绝缘夹层560可以形成在第七绝缘夹层490以及第二至第七布线512、514、518、530、552和554上，并且第六接触插塞572和第七接触插塞574可以被形成。第六接触插塞572可以延伸穿过第八绝缘夹层560以接触第三通路506的上表面，并且第七接触插塞574可以延伸穿过第八绝缘夹层560以接触第四布线518的上表面。此外，第八至第十接触插塞580可以形成为穿过第八绝缘夹层560。第八接触插塞580可以接触第五布线530的上表面，并且第九接触插塞592和第十接触插塞594可以分别接触第六布线552和第七布线554的上表面。参照图2至图11，第九绝缘夹层600可以形成在第八绝缘夹层560以及第六至第十接触插塞572、574、580、592和594上，并且第八布线602和第九布线604可以形成为穿过第九绝缘夹层600。第八布线602可以接触第六接触插塞572的上表面，第九布线604可以接触第七接触插塞574的上表面。此外，第十布线610和第十一布线620可以形成为穿过第九绝缘夹层600。第十布线610可以接触第八接触插塞580的上表面，并且第十一布线620可以分别接触第九接触插塞592和第十接触插塞594的上表面。垂直存储器件可以通过上述工艺制造。图55和图56是示出根据示例实施方式的垂直存储器件的截面图。这些垂直存储器件可以与图1至图11的垂直存储器件基本相同，除了半导体图案、沟道和电荷存储结构之外。因此，相同的附图标记指代相同的元件，为了清楚和简洁，在此省略对其的详细描述。参照图55，垂直存储器件可以不包括半导体图案220。沟道270可以具有接触衬底100的上表面的杯状形状，并且电荷存储结构260可以接触衬底100的上表面。参照图56，垂直存储器件可以不包括半导体图案220。相邻的两个沟道270可以通过衬底100上部处的沟槽彼此连接。覆盖相邻的两个沟道270的外侧壁的电荷存储结构也可以彼此连接。尽管已经具体示出和描述了示例实施方式，但本领域普通技术人员将理解，可以在其中进行在形式和细节上的变化而不背离权利要求的精神和范围。本申请要求享有2017年7月31日在韩国知识产权局KIPO提交的韩国专利申请第10-2017-0096719号的优先权，其内容通过引用其全文在此合并。

权利要求：1.一种垂直存储器件，包括：包括单元区域和外围电路区域的衬底；在所述衬底的所述单元区域上彼此间隔开的多个第一栅电极，所述多个第一栅电极在基本上垂直于所述衬底的上表面的第一方向上彼此间隔开；沟道，其在所述衬底的所述单元区域上沿所述第一方向延伸穿过所述多个第一栅电极的至少一部分；在所述衬底的所述单元区域上的多个第一布线，所述多个第一布线设置在多个第一层级上，所述多个第一层级在所述第一方向上比其上分别形成所述多个第一栅电极的多个栅电极层级更高；以及在所述衬底的所述外围电路区域上的多个第二布线，所述多个第二布线设置在所述多个第一层级处和在比所述多个栅电极层级更高的第二层级处。2.根据权利要求1所述的垂直存储器件，其中所述第二层级在所述多个栅电极层级中的最上面的一个与所述多个第一层级中的最下面的一个之间。3.根据权利要求1所述的垂直存储器件，还包括：在所述衬底的所述外围电路区域上的有源区域；在所述有源区域上的第二栅电极；以及第二接触插塞，其接触所述衬底的所述有源区域或者所述第二栅电极，并且在所述第一方向上延伸，其中所述多个第二布线中的第三布线设置在所述第二层级处并且接触所述第二接触插塞的上表面。4.根据权利要求3所述的垂直存储器件，其中所述第二接触插塞包括多个第二接触插塞，以及其中所述第三布线共同接触所述多个第二接触插塞中的至少两个的上表面。5.根据权利要求3所述的垂直存储器件，其中所述第三布线包括第一部分和第二部分，所述第一部分在基本上平行于所述衬底的所述上表面的第二方向上延伸，并且所述第二部分在基本上平行于所述衬底的所述上表面且基本上垂直于所述第二方向的第三方向上延伸。6.根据权利要求3所述的垂直存储器件，还包括多个第一接触插塞，所述多个第一接触插塞分别接触所述多个第一栅电极，所述多个第一接触插塞中的每个在所述第一方向上延伸，并且所述多个第一接触插塞中的每个的第一接触插塞上表面与所述第二接触插塞的第二接触插塞上表面基本上共面。7.根据权利要求6所述的垂直存储器件，还包括第一通路，其接触所述第三布线的第三布线上表面且在所述第一方向上延伸，其中所述多个第二布线中的第四布线接触所述第一通路的第一上部。8.根据权利要求7所述的垂直存储器件，还包括多个第二通路，其分别接触所述多个第一接触插塞的相应的第一接触插塞上表面，所述多个第二通路中的每个在所述第一方向上延伸，其中所述多个第一布线中的多个第五布线接触所述多个第二通路的第二上部，并且设置在与所述第四布线的第四布线层级基本相同的第五布线层级处。9.根据权利要求8所述的垂直存储器件，还包括第三通路，其在所述第一方向上延伸以电连接到所述沟道，所述第三通路的第三通路上表面与第一通路上表面和所述第二通路上表面基本上共面，其中所述多个第一布线中的第六布线接触所述第三通路的上部，并且设置在与所述第四布线层级和所述第五布线层级基本相同的第六布线层级处。10.根据权利要求9所述的垂直存储器件，还包括第三接触插塞，其接触所述第六布线的第六布线上表面且在所述第一方向上延伸，其中所述多个第一布线中的第七布线接触所述第三接触插塞的第三接触插塞上表面，并且在基本上平行于所述衬底的所述上表面的第三方向上延伸，所述第七布线用作位线。11.根据权利要求8所述的垂直存储器件，还包括多个第四接触插塞，其分别接触所述多个第二通路的相应的第二通路上表面，并且在所述第一方向上延伸，其中所述多个第一布线中的多个第八布线分别接触所述多个第四接触插塞的第四接触插塞上表面。12.根据权利要求11所述的垂直存储器件，还包括第五接触插塞，其接触所述第四布线的第四布线上表面且在所述第一方向上延伸，所述第五接触插塞与所述多个第四接触插塞基本上共面，其中所述多个第二布线中的第九布线接触所述第五接触插塞的第五接触插塞上表面，并且设置在与所述多个第八布线的第八布线层级基本相同的第九布线层级处。13.根据权利要求1所述的垂直存储器件，其中所述多个第一栅电极具有包括多个台阶的阶梯形状，所述多个台阶在基本上平行于所述衬底的所述上表面的第二方向上的多个延伸长度从较低层级朝向较高层级逐渐减小，并且所述多个第一栅电极包括从较低层级朝向较高层级顺序堆叠的地选择线GSL、多个字线和串选择线SSL。14.根据权利要求13所述的垂直存储器件，其中每个层级处的所述多个字线中的每个包括多个相同层级的字线，所述多个相同层级的字线在基本上平行于所述衬底的所述上表面且基本上垂直于所述第二方向的第三方向上彼此间隔开，以及其中在每个层级处所述多个相同层级的字线中的沿所述第三方向相邻的两个通过导电连接部分彼此连接以形成字线块。15.根据权利要求14所述的垂直存储器件，还包括电连接到所述字线块的第一接触插塞，所述第一接触插塞在所述第一方向上延伸。16.根据权利要求15所述的垂直存储器件，其中所述字线块包括在所述第三方向上彼此间隔开的多个字线块，并且所述第一接触插塞包括多个第一接触插塞，以及其中所述多个第一接触插塞在所述多个字线块沿所述第二方向的相反侧处在第三方向上交替地布置。17.根据权利要求16所述的垂直存储器件，还包括分别接触所述多个第一接触插塞的相应的第一接触插塞上表面的多个第二通路，其中所述地选择线和所述多个字线的第一部分通过所述多个第一接触插塞和所述第二通路电连接到第五布线，以及其中所述串选择线和所述多个字线的第二部分通过所述多个第一接触插塞、所述第二通路和第四接触插塞电连接到第八布线。18.一种垂直存储器件，包括：包括单元区域和外围电路区域的衬底；多个栅电极，其在所述衬底的所述单元区域上在基本上垂直于所述衬底的上表面的第一方向上彼此间隔开；沟道，其在所述衬底的所述单元区域上在所述第一方向上延伸穿过所述多个栅电极中的至少一部分；多个第一接触插塞，其分别接触所述多个栅电极的栅电极上表面，并且在所述第一方向上延伸；多个第二接触插塞，其在所述衬底的所述外围电路区域上在所述第一方向上延伸，所述多个第二接触插塞的第二接触插塞上表面与所述多个第一接触插塞的第一接触插塞上表面基本上共面；多个第一通路，其分别接触所述第一接触插塞上表面，并且在所述第一方向上延伸；以及第一布线，其共同接触所述衬底的所述外围电路区域上的所述多个第二接触插塞中的至少两个的所述第二接触插塞上表面。19.根据权利要求18所述的垂直存储器件，其中所述第一布线包括在所述衬底的所述外围电路区域上的第一部分和第二部分，所述第一部分在基本上平行于所述衬底的所述上表面的第二方向上延伸，并且所述第二部分在基本上平行于所述衬底的所述上表面且基本上垂直于所述第二方向的第三方向上延伸。20.根据权利要求18所述的垂直存储器件，其中所述第一通路的第一通路下表面与所述第一布线的第一布线下表面基本上共面，以及其中所述第一通路的第一通路上表面高于所述第一布线的第一布线上表面。21.根据权利要求18所述的垂直存储器件，还包括：第二通路，其接触所述第一布线的第一布线上表面且在所述第一方向上延伸，所述第二通路的第二通路上表面与所述第一通路的第一通路上表面基本上共面；第二布线，其接触在所述衬底的所述外围电路区域上的所述第二通路的第二通路上部；以及第三布线，其接触在所述衬底的所述单元区域上的所述第一通路的第一通路上部。22.根据权利要求18所述的垂直存储器件，其中所述多个栅电极具有包括多个台阶的阶梯形状，所述多个台阶在基本上平行于所述衬底的所述上表面的第二方向上的多个延伸长度从较低层级朝向较高层级逐渐减小，并且所述多个栅电极包括从较低层级朝向较高层级顺序堆叠的地选择线GSL、多个字线和串选择线SSL。23.根据权利要求22所述的垂直存储器件，其中所述多个字线中的每个包括多个相同层级的字线，所述多个相同层级的字线在基本上平行于所述衬底的所述上表面且基本上垂直于所述第二方向的第三方向上彼此间隔开，以及其中在每个层级处所述多个相同层级的字线中的沿所述第三方向相邻的两个通过导电连接部分彼此连接以形成字线块。24.根据权利要求23所述的垂直存储器件，其中所述字线块包括在所述第三方向上彼此间隔开的多个字线块，以及其中所述多个第一接触插塞在所述多个字线块沿所述第二方向的相反侧处在所述第三方向上交替地布置。25.一种垂直存储器件，包括：包括单元区域和外围电路区域的衬底；多个栅电极，其在所述衬底的所述单元区域上在基本上垂直于所述衬底的上表面的第一方向上彼此间隔开；沟道，其在所述衬底的所述单元区域上在所述第一方向上延伸穿过所述多个栅电极中的至少一部分；多个第一接触插塞，其分别接触所述多个栅电极的栅电极上表面，并且在所述第一方向上延伸；第二接触插塞，其在所述衬底的所述外围电路区域上在所述第一方向上延伸，所述第二接触插塞的第二接触插塞上表面与所述多个第一接触插塞的第一接触插塞上表面基本上共面；多个第一通路，其分别接触所述多个第一接触插塞的所述第一接触插塞上表面，并且在所述第一方向上延伸；第一布线，其包括在所述衬底的所述外围电路区域上的第一部分和第二部分，所述第一部分在基本上平行于所述衬底的所述上表面的第二方向上延伸，并且所述第二部分在基本上平行于所述衬底的所述上表面且基本上垂直于所述第二方向的第三方向上延伸；第二通路，其接触所述第一布线的第一布线上表面且在所述第一方向上延伸；第二布线，其接触所述第二通路的第二通路上部，并且在所述衬底的所述外围电路区域上在所述第二方向和所述第三方向中的至少一个上延伸；以及第三布线，其接触所述第一通路的第一通路上部并且在所述衬底的所述单元区域上在所述第二方向和所述第三方向中的至少一个上延伸。

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