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申请/专利权人：苏州宽温电子科技有限公司

摘要：本发明涉及静态随机存取存储器技术领域，具体提供了一种9T‑SRAM单元、数据存取方法及芯片，该9T‑SRAM单元包括七个NMOS管和两个PMOS管，通过调整字线WL、使能节点EN、读字线RWL、第一位线BL、第二位线BLB的电平状态可以进行相应的数据保持、写操作、读操作。本发明的一种9T‑SRAM单元相较6T‑SRAM单元而言，实现了读写分离，在进行读操作时增大了静态噪声容限以减小干扰；相较8T‑SRAM单元而言，配置有第三晶体管N3作为使能管，在进行数据保持时减小了漏电流以降低功耗；相较配置有更多晶体管的SRAM单元而言，具有较小的面积，成本较低。

主权项：1.一种9T-SRAM单元，具有数据保持、写操作、读操作三种状态，其特征在于，包括第一晶体管（N1）、第二晶体管（N2）、第三晶体管（N3）、第四晶体管（N4）、第五晶体管（N5）、第六晶体管（N6）、第七晶体管（N7）、第八晶体管（P1）和第九晶体管（P2）；其中，所述第八晶体管（P1）和所述第九晶体管（P2）为PMOS晶体管，其余则为NMOS晶体管；所述第一晶体管（N1）的栅极端与字线WL相连，所述第一晶体管（N1）的源极端与第一存储节点Q相连，所述第一晶体管（N1）的漏极端与第一位线BL相连；所述第二晶体管（N2）的栅极端与第二存储节点QB相连，所述第二晶体管（N2）的源极端与所述第三晶体管（N3）的漏极端相连，所述第二晶体管（N2）的漏极端与所述第一存储节点Q相连；所述第三晶体管（N3）的栅极端与使能节点EN相连，所述第三晶体管（N3）的源极端接地，所述第三晶体管（N3）的漏极端还与所述第四晶体管（N4）的源极端相连；所述第四晶体管（N4）的栅极端与所述第一存储节点Q相连，所述第四晶体管（N4）的漏极端与所述第二存储节点QB相连；所述第五晶体管（N5）的栅极端与所述字线WL相连，所述第五晶体管（N5）的源极端与所述第二存储节点QB相连，所述第五晶体管（N5）的漏极端与第二位线BLB相连；所述第六晶体管（N6）的栅极端与所述第二存储节点QB相连，所述第六晶体管（N6）的源极端接地，所述第六晶体管（N6）的漏极端与所述第七晶体管（N7）的源极端相连；所述第七晶体管（N7）的栅极端与读字线RWL相连，所述第七晶体管（N7）的漏极端与读位线RBL相连；所述第八晶体管（P1）的栅极端与所述第二存储节点QB相连，所述第八晶体管（P1）的源极端与电源VDD相连，所述第八晶体管（P1）的漏极端与所述第一存储节点Q相连；所述第九晶体管（P2）的栅极端与所述第一存储节点Q相连，所述第九晶体管（P2）的源极端与所述电源VDD相连，所述第九晶体管（P2）的漏极端与所述第二存储节点QB相连；其中，所述使能节点EN置为高电平时，所述第三晶体管（N3）导通；所述使能节点EN置为低电平时，所述第三晶体管（N3）截止。

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