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申请/专利权人：西安微电子技术研究所
摘要：本发明公开了一种新颖高效的全并行维特比译码设计方法及系统。由t‑1时刻向t时刻计算幸存路径的度量值，每时刻计算至多k·2k+2条幸存路径，而不是所有状态的幸存路径，计算量大幅减少；幸存路径的存储量也随幸存路径的数量大幅减少而显著减少。既考虑了某一时刻，由于接收码字的差错，使得暂时难以区分正确路径和错误路径的情况，保存了较优幸存路径，供后续接收到正确码字时，根据路径度量值和分支度量值之和最小的原则，进一步从此较优幸存路径扩展出的最多k·2k+2条路径中识别出正确路径；去掉了其余不可能成为正确路径的大量冗余路径，使得加比选单元大幅减少，该方法确保全并行维特比译码性能的前提下，所占硬件资源大幅减少。
主权项：1.一种新颖高效的全并行维特比译码设计方法，其特征在于，包括如下步骤：从t-1时刻到t时刻进行输出路径度量与分支度量的加比选计算，得到幸存路径，从幸存路径中选择出路径度量值较小的路径，作为此时刻的较优路径；将较优路径对应的较优状态存入路径状态值寄存器，将较优路径的度量值存入路径度量寄存器，将各路径信号寄存器左移k位，将各路径对应的卷积编码器的期望输入信号写入路径信号寄存器的最低k位中；在每个3m时刻，将度量值最小的较优路径作为最优路径，最优路径对应的路径信号寄存器的内容赋给最优路径信号寄存器；从每个3m时刻的下一个时刻开始，每时刻对最优路径信号寄存器左移k位，移出的高k位，即为得到维特比译码器的最终输出结果。
全文数据：
权利要求：
百度查询： 西安微电子技术研究所 一种新颖高效的全并行维特比译码设计方法及系统
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