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申请/专利权人：北京理工大学

摘要：本发明公开一种两比特进位加法器、两比特比较器及两比特和位加法器，涉及组合逻辑电路领域，两比特进位加法器包括第一二叉树结构和电路长链；所述电路长链包括第四接地结构和多个跑道单元；多个所述跑道单元依次连接形成跑道；所述跑道的输出端与所述电路长链的第四接地结构连接；所述第一二叉树结构包括一组第一二叉树分支结构；所述第一二叉树分支结构的每个分支包括依次连接的第一接地结构、分支开关和第三接地结构；所述第一二叉树分支结构的每个分支的第三接地结构均与分支连接点连接；所述分支连接点与所述第一二叉树结构的根的输入端连接；所述第一二叉树结构的根的输出端与一个所述跑道单元连接。本发明能实现量子加速降低运算时间。

主权项：1.一种两比特比较器，其特征在于，包括：第二二叉树结构和电路长链；所述电路长链包括第四接地结构和多个跑道单元；多个所述跑道单元依次连接形成跑道；所述跑道的输出端与所述电路长链的第四接地结构连接；所述第二二叉树结构包括一组第二二叉树分支结构；所述第二二叉树分支结构的第一分支包括依次连接的第一接地结构、分支开关和第三接地结构；所述第二二叉树分支结构的第二分支包括依次连接的第一接地结构、分支开关、第三接地结构和第二接地结构；所述第一分支的第三接地结构和所述第二分支的第二接地结构均与分支连接点连接；所述分支连接点与所述第二二叉树结构的根的输入端连接；所述第二二叉树结构的根的输出端与一个所述跑道单元连接；其中，所述两比特比较器中电路相邻节点之间通过节点负阻抗模块连接；所述跑道单元包括依次连接的第一接地结构和第二接地结构；所述第一接地结构包括并联的第一电容和第一电感；所述第一电容的一端与所述第一电感的一端形成所述第一接地结构的连接端；所述第一电容的另一端和所述第一电感的另一端均接地；所述第二接地结构包括第二电容；所述第二电容的一端为所述第二接地结构的连接端；所述第二电容的另一端接地；所述第三接地结构包括第三电容、第二电感和电感开关；所述电感开关的一端、所述第三电容的一端形成所述第三接地结构的连接端；所述电感开关的另一端与所述第二电感的一端连接；所述第二电感的另一端接地；所述第三电容的另一端接地；所述第四接地结构包括并联的第四电容和接地负阻抗模块；所述第四电容的一端和所述接地负阻抗模块的一端形成所述第四接地结构的连接端；所述第四电容的另一端和所述接地负阻模块抗的另一端均接地。

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