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申请/专利权人：上海海栎创科技股份有限公司

摘要：本发明揭示了一种具有可靠性和稳定性的SRAM结构及其自定时控制方法，所述具有可靠性和稳定性的SRAM结构包括多个并联的虚拟存储体；虚拟存储体设置在真实存储体长度方向的一侧。进一步的，虚拟存储体包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一PMOS管和第二PMOS管；第三NMOS管和第四NMOS管的栅极均接入字线，第三NMOS管和第四NMOS管的漏极分别接入位线和互补位线；位线和互补位线均接入时序控制电路。本发明能够控制真实存储体的字线开启时间，从而能够精准地控制灵敏放大器的开启时间，并缩短灵敏放大器的开启时间，还能够提高控制的灵活性，有效节省功耗。

主权项：1.一种具有可靠性和稳定性的SRAM结构，其特征在于，包括多个并联的虚拟存储体和时序控制电路；所述虚拟存储体设置在真实存储体长度方向的一侧；所述虚拟存储体包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一PMOS管和第二PMOS管；所述第一NMOS管的源极接地，漏极连接于所述第三NMOS管的源极和所述第一PMOS管的漏极，所述第一NMOS管和所述第一PMOS管的栅极均连接电源电压；所述第二NMOS管的源极接地，漏极连接于所述第二PMOS管的漏极和第四NMOS管的源极，所述第二NMOS管和所述第二PMOS管的栅极均连接所述电源电压；所述第三NMOS管和所述第四NMOS管的栅极均接入字线，所述第三NMOS管和所述第四NMOS管的漏极分别接入位线和互补位线；所述位线和所述互补位线均接入时序控制电路；所述第一PMOS管和所述第二PMOS管的源极均连接所述电源电压；所述时序控制电路包括数据读写时钟模块、系统时钟模块、反馈回路模块、字线宽度控制模块和控制信号产生模块；所述数据读写时钟模块的输入端连接于所述系统时钟的输出端和所述反馈回路模块，且所述输入端通过引脚CLKADR接入地址时钟，所述数据读写时钟模块的输出端通过引脚CLKDA与读写电路相连；所述系统时钟模块的输出端与所述反馈回路模块的输入端相连；所述反馈回路模块和所述字线宽度控制模块相连；所述字线宽度控制模块连接至所述控制信号产生模块和所述虚拟存储体；所述控制信号产生模块通过引脚WLCLK连接至所述真实存储体的字线。

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