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申请/专利权人：上海华虹宏力半导体制造有限公司

摘要：本发明公开了一种EEPROM电路，对存储阵列进行擦除时选中的字节中的各存储单元所连接的位线都浮置；在一行中选中一个字节进行操作时，同一行中未选中的字节中对应的各存储单元连接的位线都浮置以及各存储单元连接存储字线、选择字线和源线都接0V；各列位线都和对应的传输电路连接，传输电路包括4个传输管，第一NMOS和第一PMOS组成第一差分传输路径，第二NMOS管和第二PMOS组成第二差分传输路径；第一和第二NMOS管的栅极都连接第一控制信号，第一和第二PMOS管的栅极都连接第二控制信号；第一差分传输路径连接在第三电压信号和第一位线信号之间，第二差分传输路径连接在第四电压信号和第二位线信号之间。本发明能减少电路面积，提高器件单元密度。

主权项：1.一种EEPROM电路，其特征在于：存储阵列由多个存储单元进行行列排列而成，存储单元由一个SONOS存储管和一个选择管连接而成，所述SONOS存储管的源极连接所述选择管的漏极；在所述存储阵列中，同一行的各所述SONOS存储管的栅极都连接到对应行的存储字线，同一行的各所述选择管的栅极都连接到对应行的选择字线；同一列的各所述SONOS存储管的漏极都连接到对应列的位线，同一列的各所述选择管的源极都连接到对应列的源线；对所述存储阵列的操作包括擦除、编程和读取；一行中八个所述存储单元组成一个字节，擦除会对选中的所述字节中的各所述存储单元同时进行，擦除时选中的所述字节中的各所述存储单元所连接的位线都浮置；在一行中选中一个字节进行操作时，同一行中未选中的字节中对应的各所述存储单元连接的位线都浮置以及各所述存储单元连接存储字线、选择字线和所述源线都接0V；各列所述位线都和对应的传输电路连接，所述传输电路包括4个传输管，四个所述传输管分别为第一NMOS管、第一PMOS管、第二NMOS管和第二PMOS管，所述第一NMOS管和所述第一PMOS组成第一差分传输路径，所述第二NMOS管和所述第二PMOS组成第二差分传输路径；所述第一NMOS管的栅极和所述第二NMOS管的栅极都连接第一控制信号，所述第一PMOS管的栅极和所述第二PMOS管的栅极都连接第二控制信号；所述第一NMOS管的漏极和所述第一PMOS管的源极都连接第三电压信号，所述第一NMOS管的源极和所述第一PMOS管的漏极输出第一位线信号；所述第二NMOS管的漏极和所述第二PMOS管的源极都连接第四电压信号，所述第二NMOS管的源极和所述第二PMOS管的漏极输出第二位线信号；所述第一控制信号、所述第二控制信号、所述第三电压信号和所述第四电压信号根据对各所述字节中的各所述存储单元的操作进行设置，以满足对所述存储阵列的操作时各所述位线的操作电压要求。

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