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使用半导体元件的内存装置 

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申请/专利权人:新加坡优尼山帝斯电子私人有限公司

摘要:内存装置具备由在基板上排列成列状的多个内存单元而构成的页,且进行:页写入操作,控制施加于前述页中所含的各内存单元的第一栅极导体层、第二栅极导体层、第三栅极导体层、第一杂质区域、和第二杂质区域的电压,而在通道半导体层的内部,保持通过撞击游离化现象所形成的空穴群;及页擦除操作,控制施加于前述第一栅极导体层、前述第二栅极导体层、前述第三栅极导体层、前述第一杂质区域、和前述第二杂质区域的电压,而从前述通道半导体层的内部移除前述空穴群。前述内存单元的前述第一杂质层与源极线连接,前述第二杂质层与位元线连接,前述第一栅极导体层与第一选择栅极线连接,前述第二栅极导体层与驱动控制线连接,前述第三栅极导体层与第二选择栅极线连接。前述位元线与感测放大电路连接。于页读取操作时,将要在至少一页选择的内存单元群的页数据读取至前述位元线。于前述内存装置的动作中,对于连接于前述页中的非选择的前述页的前述内存单元的前述驱动控制线,施加零伏特以下的电压。

主权项:1.一种使用半导体元件的内存装置,通过在基板上朝行方向排列的多个内存单元而构成页,且由多个页朝列方向排列而构成内存区块,前述各页中所含的各内存单元具有:半导体基体,在基板上相对于前述基板朝垂直方向竖立或朝水平方向延伸;第一杂质层和第二杂质层,位于前述半导体基体的两端;第一栅极绝缘层,包围前述第一杂质层与前述第二杂质层之间的前述半导体基体的侧面,且与前述第一杂质层相接或靠近;第二栅极绝缘层,包围前述半导体基体的侧面,且与前述第一栅极绝缘层相连地靠近;第三栅极绝缘层,包围前述半导体基体的侧面,且与前述第二栅极绝缘层相连,而且与前述第二杂质层相接或靠近;第一栅极导体层,覆盖前述第一栅极绝缘层;第二栅极导体层,覆盖前述第二栅极绝缘层;第三栅极导体层,覆盖前述第二栅极绝缘层;及通道半导体层,使前述半导体基体被前述第一栅极绝缘层、前述第二栅极绝缘层、和前述第三栅极绝缘层覆盖而成;前述内存单元的前述第一杂质层与源极线连接,前述第二杂质层与位元线连接,前述第一栅极导体层与第一选择栅极线连接,前述第二栅极导体层与驱动控制线连接,前述第三栅极导体层与第二选择栅极线连接,前述位元线连接于感测放大电路;且前述内存装置执行:控制施加于前述第一栅极导体层、前述第二栅极导体层、前述第三栅极导体层、前述第一杂质层、和前述第二杂质层的电压,而在前述通道半导体层的内部,保持通过撞击游离化现象所形成的空穴群的操作;将前述通道半导体层的电压设为比前述第一杂质层和前述第二杂质层的一方或两方的电压还要高的第一数据保持电压的页写入操作;控制施加于前述第一杂质层、前述第二杂质层、前述第一栅极导体层、前述第二栅极导体层、和前述第三栅极导体层的电压,而从前述第一杂质层、前述第二杂质层的一方或两方移除前述空穴群,之后,通过前述第一栅极导体层、前述第二栅极导体层、前述第三栅极导体层、与前述通道半导体层的电容耦合,将前述通道半导体层的电压设为比前述第一数据保持电压还要低的第二数据保持电压的页擦除操作;及将要在至少一页选择的内存单元群的页数据读取至前述位元线的页读取操作;对于连接于前述页中的非选择的前述页的前述内存单元的前述驱动控制线,施加零伏特以下的电压。

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