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申请/专利权人：三星电子株式会社
摘要：根据本发明构思，基于三维堆叠结构的布局，可以实现具有减小的尺寸和改进的可靠性的集成电路，该三维堆叠结构能够最小化由单位单元占用的平面面积，并且简化位于限定SRAM器件的至少一部分的晶体管之间的布线连接结构的配置。
主权项：1.一种集成电路，包括：鳍型有源图案，在基板上，所述鳍型有源图案在第一方向上延伸并在竖直方向上突出；多个第一栅极图案，在所述基板上方的第一竖直层级处，所述多个第一栅极图案在所述第一方向上彼此间隔开，并且在垂直于所述第一方向的第二方向上与所述鳍型有源图案交叉；多个第二栅极图案，在比所述第一竖直层级高的第二竖直层级处，所述多个第二栅极图案在所述第一方向上彼此间隔开，并且在所述第二方向上与所述鳍型有源图案交叉；第一栅极切割线和第二栅极切割线，切割所述多个第一栅极图案和所述多个第二栅极图案两者，所述鳍型有源图案位于所述第一栅极切割线和所述第二栅极切割线之间，并且所述第一栅极切割线和所述第二栅极切割线在所述第一方向上延伸，其中，所述第一栅极切割线和所述第二栅极切割线各自的第一侧面对所述第一栅极切割线和所述第二栅极切割线的另一第一侧；第一电力轨，设置在所述第一栅极切割线的第二侧上并在所述第一方向上延伸，其中，所述第一栅极切割线的第二侧与所述第一栅极切割线的第一侧相对；以及第二电力轨，设置在所述第二栅极切割线的第二侧上并在所述第一方向上延伸，其中，所述第二栅极切割线的第二侧与所述第二栅极切割线的第一侧相对，其中，在所述多个第一栅极图案之中，限定正电源电压端子的第一栅极图案贯穿所述第二栅极切割线并接触所述第二电力轨的侧壁，并且在所述多个第二栅极图案之中，限定负电源电压端子的第二栅极图案贯穿所述第一栅极切割线并接触所述第一电力轨的侧壁。
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