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申请/专利权人：清华大学
摘要：本发明涉及时域存算一体技术领域，特别涉及一种基于时域存算分段阵列结构的多比特输入加速方法及装置，其中，方法包括：构建时域存算分段阵列结构；通过同一keep信号对时域存算分段阵列结构中的每段目标时域存算子阵列进行并行触发，以并行完成每段目标时域存算子阵列的计算过程，获得多个局部时间域，并将多个局部时间域结果分别转移到电荷域；将时域存算分段阵列结构中的每个TQC电路的CDAC顶板相连，以共享多个局部电荷域；将多个局部电荷域进行累加，并利用模数转换器将累加后的电荷域进行量化。由此，解决了现有时域存算一体系统在处理多比特输入时，每1比特的计算间隔较大，从而改善多比特输入计算想的能效和算力等问题。
主权项：1.一种时域存算分段阵列结构，其特征在于，包括：多段目标时域存算子阵列和多个TQC电路，其中，每段目标时域存算子阵列相互并联，所述每段目标时域存算子阵列均连接一个TQC电路，以通过多段并行形式执行计算过程，获得多个局部时间域，并将所述多个局部时间域分别转移到电荷域中。
全文数据：
权利要求：
百度查询： 清华大学 基于时域存算分段阵列结构的多比特输入加速方法及装置
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