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申请/专利权人：安徽大学

摘要：本发明属于集成电路领域，具体涉及一种单端输入的精度可配置的SAR‑ADC及其芯片。支持对输入的信号电压按照不同的精度等级进行量化。该SAR‑ADC包括CDAC电容阵列、比较电路和异步逐次逼近逻辑电路三个部分，其中，CDAC电容阵列通过切换各个电容底极板的电压调整输出的参考电压VP的大小；比较电路采用带失调校准电路的两级比较器；异步逐次逼近逻辑电路用于对CDAC电容阵列的输出进行调整，并对比较电路的运行状态进行切换，进而使得整个电路对输出的信号电压的量化精度可以在3‑6bit的范围内进行自由配置。本发明解决了现有存内计算电路因依赖多种ADC电路来实现不同精度量化而带来的计算效率和功耗缺陷。

主权项：1.一种单端输入的精度可配置的SAR-ADC，其支持对输入的信号电压VN按照不同的精度等级进行量化，其特征在于，其包括：CDAC电容阵列，其包括多个相互并联的电容，并用于通过切换各个电容底极板的电压以电荷守恒的方式来调整输出的参考电压VP的大小；所述CDAC电容阵列中的每个调控电容的底极板通过一个可控的切换器连接至基准电压VREF或地端VSS；所述CDAC电容阵列包括7个电容C0~C6、两个开关SW0、SV、以及6个切换器S1~S6；其中，C0作为补偿电容，C1~C6为调控电容；电路连接关系为：C0~C6的上极板连接在同一条充电线上；所述充电线的一端通过SV连接至预充电压VCM，另一端与比较电路的正相输入端连接；C1~C6的下极板分别通过切换器S1~S6连接至基准电压VREF或接地；C1的下极板通过SW0接地；比较电路，其用于根据外部电路输入的信号电压VN和所述CDAC电容阵列输入的参考电压VP生成对应的比较结果；所述比较电路采用带有失调校准电路的两级比较器；其中，前级比较器采用交叉耦合结构作负载的运算放大器，后级动态比较器采用带预防大的动态Latch比较器；所述失调校准电路用于消除所述前级比较器运行过程中的失调电压；以及异步逐次逼近逻辑电路，其包括启动模块、终止模块、时钟配置模块和异步控制模块；所述启动模块接受到输入的启动信号START后，分别生成发送到所述CDAC电容阵列的开关控制信号SwitchCtrl，发送到所述比较电路的耦合信号CompCtrl，以及发送到所述时钟配置模块、异步控制模块和终止模块的复位信号SOC；其中，SwitchCtrl信号用于管理所述CDAC电容阵列充电通道和补偿电容的接地通道的通断；CompCtrl信号用于调整所述失调校准电路与比较器的耦合状态；所述时钟配置模块用于获取所述比较电路的工作状态，并产生多路异步时钟信号；所述异步控制模块用于根据多路异步时钟信号以及所述比较电路输出的比较结果，生成切换所述CDAC电容阵列中各个调控电容的接地通道的切换控制信号CDACCtrl；所述终止模块用于获取预设的精度等级控制信号Bit-Sel，并根据Bit_Sel选择对应的异步时钟信号，然后在时钟周期结束后生成终止信号CMPOK；CMPOK信号发送到所述启动模块；所述终止模块还用于生成管理所述比较电路中的后级比较器内部时钟的EN_LOOP信号；所述启动模块由一个D触发器D100、三个反相器INV4~INV6、以及两个延时电路Delay1、Delay2构成，其中，D100采用带置位端S和复位端R的D触发器；所述启动模块的电路连接关系为：D100的D端接VSS，CK端接外部复位信号R_STN，S端接启动信号START，R端接终止信号CMPOK，Q端接INV4、INV5和Delay2的输入端；INV4的输出端接Delay1的输入端；INV5的输出端接INV6的输入端；其中，INV4的输出信号G用于控制SW5和SW6的开关状态；Delay1的输出信号G_DEL用于控制SW1~SW4的开关状态；输出信号G和输出信号G_DEL共同构成耦合信号CompCtrl；INV6的输出信号Svcm用于控制开关SV的开关状态；开关控制信号SwitchCtrl中包括输出信号Svcm；Delay2的输出作为复位信号SOC；所述终止模块由一个四选一选择器MUX、一个非门INV7以及一个与门AND3构成；电路连接关系为：MUX的四个输入端分别连接所述时钟配置模块生成的对应3-6bit量化等级的异步时钟CLK3至CLK6，MUX的控制端接精度等级控制信号Bit-Sel，MUX的输出端接INV7的输入端；INV7的输出端接AND3的其中一个输入端；AND3的另一个输入端接复位信号SOC；其中，Bit-Sel信号包括两位，记为SEL0和SEL1；MUX的输出信号作为终止信号CMPOK；AND3的输出信号作为EN_LOOP信号；所述时钟配置模块由6个D触发器D1~D6依次级联而成；第一级D触发器的D端接VDD，后一级D触发的D端与前一级D触发器的Q端连接；各个D触发器的CK端接VAILD；R端接SOC；各级D触发器的Q端分别输出不同长度的异步时钟CLK1~CLK6；所述异步控制模块由6个D触发器D7~D12和5个同或门XNOR1~XNOR5构成；其中，第n个XNOR的两个输入端分别连接CLKn和CLKn+1；D7~D12的D端均接比较电路的正向输出端OUTP，CK端分别接CLK1至CLK6；D7的S端和D8~D12的R端接SOC；D8~D12的S端接SOC分别接XNOR1~XNOR5的输出端；D7~D12的Q端的输出信号构成所述切换控制信号CDACCtrl，并分别用于控制切换器S6~S1的切换状态。

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百度查询： 安徽大学 一种单端输入的精度可配置的SAR-ADC及其芯片