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申请/专利权人：杭州长川科技股份有限公司

摘要：本发明提供了一种时序信号发生器及其校准系统和方法，涉及通信的技术领域，时序信号发生器包括配置单元、组合逻辑单元和多个可编程时间延迟单元；配置单元接收每个可编程时间延迟单元的目标延迟时间，并基于目标延迟时间配置每个可编程时间延迟单元；每个可编程时间延迟单元接收边沿信号，并基于相应的目标延迟时间对边沿信号进行延迟输出，得到目标边沿信号；组合逻辑单元将多个目标边沿信号按照预设组合逻辑进行组合，得到目标时序信号。利用本发明提供的时序信号发生器能够在不改变系统时钟频率的情况下，灵活设置输出信号的波形以及频率，进而有效缓解了现有技术中的时序信号产生方法存在的无法满足时间刻度单位的分辨率提升需求的技术问题。

主权项：1.一种时序信号发生器的校准系统，其特征在于，所述校准系统包括：时序数据确定模块、延迟时间校准模块、外接校准设备和多个时序信号发生器；所述时序信号发生器包括：配置单元、组合逻辑单元和多个可编程时间延迟单元；所述配置单元的输入端与所述时序信号发生器的配置输入端相连接；所述配置单元的输出端分别与每个所述可编程时间延迟单元的延迟配置端相连接；每个所述可编程时间延迟单元的输入端与所述时序信号发生器的每个边沿信号输入端一一对应连接；每个所述可编程时间延迟单元的输出端与所述组合逻辑单元的输入端一一对应连接；所述组合逻辑单元的输出端与所述时序信号发生器的输出端相连接；所述配置单元用于接收所述配置输入端发送的每个所述可编程时间延迟单元的目标延迟时间，并基于所述目标延迟时间配置每个所述可编程时间延迟单元；每个所述可编程时间延迟单元用于接收所述边沿信号输入端发送的边沿信号，并基于相应的所述目标延迟时间对所述边沿信号进行延迟输出，得到目标边沿信号；所述组合逻辑单元用于将多个所述目标边沿信号按照预设组合逻辑进行组合，得到目标时序信号；所述时序数据确定模块的输出端与所述时序信号发生器的输入端相连接；所述延迟时间校准模块的输出端与每个所述时序信号发生器的第一校准端一一对应连接，所述延迟时间校准模块的输入端与每个所述时序信号发生器的第二校准端一一对应连接；每个所述时序信号发生器的输出端与所述外接校准设备的输入端一一对应连接；所述延迟时间校准模块用于对每个所述时序信号发生器中的可编程时间延迟单元进行延迟时间校准；所述外接校准设备用于测量目标可编程时间延迟单元与剩余可编程时间延迟单元之间的延迟时间偏差，并基于所述延迟时间偏差确定所有可编程时间延迟单元的延迟时间补偿值；所述时序数据确定模块用于提供边沿信号和每个所述可编程时间延迟单元的目标延迟时间，以使所述时序信号发生器基于所述延迟时间和所述边沿信号输出目标时序信号。

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