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申请/专利权人：中科南京智能技术研究院

摘要：本发明公开了一种可配置数字计算电路及逻辑门，涉及集成电路技术领域，可配置数字计算电路包括：第一高电平电路、上拉开关、第二高电平电路、第一低电平电路、第二低电平电路和下拉开关；当第一高电平电路的第一控制端和第二控制端均接收到低电平时开启；当第二高电平电路的第一控制端和第二控制端均接收到低电平时开启；当第一低电平电路的第一控制端和第二控制端均接收到高电平时开启；当第二低电平电路的第一控制端接收到高电平，以及第二低电平电路的第二控制端接收到高电平和或下拉开关开启时，则第二低电平电路输出低电平。当配置信号为高电平时被配置为与门，配置信号为低电平时被配置为同或门，大大增加计算电路的通用性。

主权项：1.一种可配置数字计算电路，其特征在于，所述可配置数字计算电路包括：第一高电平电路和上拉开关，所述上拉开关的输入端连接电源，所述上拉开关的输出端连接所述第一高电平电路的输入端，所述上拉开关的控制端用于接收配置信号；第二高电平电路，所述第二高电平电路的输入端连接电源；第一低电平电路，所述第一低电平电路的输入端接地；第二低电平电路和下拉开关，所述下拉开关的输入端和所述第二低电平电路的第一输入端均接地，所述第二低电平电路的第二输入端连接所述下拉开关的输出端，所述下拉开关的控制端用于接收配置信号；所述第一高电平电路的第二控制端和所述第一低电平电路的第一控制端均接收第一输入信号，所述第一高电平电路的第一控制端和所述第二低电平的第二控制端用于接收第二输入信号，所述第二高电平电路的第二控制端和所述第二低电平电路的第一控制端均接收反相后的第一输入信号，所述第二高电平电路的第一控制端和所述第一低电平电路的第二控制端均接收反相后的第二输入信号；当所述第一高电平电路的第一控制端和第二控制端均接收到低电平时，则所述第一高电平电路开启，否则关闭；当所述第二高电平电路的第一控制端和第二控制端均接收到低电平时，则所述第二高电平电路开启，否则关闭；当所述第一低电平电路的第一控制端和所述第二控制端均接收到高电平时，则所述第一低电平电路开启，否则关闭；当所述第二低电平电路的第一控制端接收到高电平，以及所述第二低电平电路的第二控制端接收到高电平和或所述下拉开关开启时，则所述第二低电平电路输出低电平，否则不输出；所述第一高电平电路的输出端连接所述第二高电平电路的输出端、所述第一低电平电路的输出端和所述第二低电平电路的输出端，以用于输出运算结果电信号；所述第一高电平电路包括第一PMOS管和第二PMOS管，所述第一PMOS管的源极连接所述上拉开关的输出端，所述第一PMOS管的漏极连接所述第二PMOS管的源极，所述第一PMOS管的栅极用于接收所述第二输入信号，所述第二PMOS管的栅极用于接收所述第一输入信号；所述第二高电平电路包括第三PMOS管和第四PMOS管，所述第三PMOS管的源极连接电源，所述第三PMOS管的漏极连接所述第四PMOS管的源极，所述第三PMOS管的栅极用于接收反相后的第二输入信号，所述第四PMOS管的栅极用于接收反相后的第一输入信号；所述第一低电平电路包括第一NMOS管和第二NMOS管，所述第二NMOS管的源极接地，所述第二NMOS管的漏极连接所述第一NMOS管的源极，所述第一NMOS管的栅极用于接收第一输入信号，所述第二NMOS管的栅极用于接收反相后的第二输入信号；所述第二低电平电路包括第三NMOS管和第四NMOS管，所述第四NMOS管的源极接地，所述第四NMOS管的漏极连接所述第三NMOS管的源极和所述下拉开关的输出端，所述第三NMOS管的栅极用于接收反相后的第一输入信号，所述第四NMOS管的栅极用于接收第二输入信号；所述第三NMOS管的漏极连接所述第一NMOS管的漏极、所述第二PMOS管的漏极和所述第四PMOS管的漏极，以用于输出运算结果电信号。

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